JP6725420B2 - 集積回路を形成する方法およびそれに関連する集積回路 - Google Patents

Description

本発明は、集積回路を形成する方法およびそれに関連する集積回路に関するものである。

近年、半導体工業では、集積回路内のトランジスタの数が約２年ごとに２倍になると述べているムアの法則に基づいて、プロセッサ内のコアの数を増やすことにより（すなわち、マルチコアプロセッサにより）プロセッサの性能の向上が推進されている。このことは、コアとそれに付随するメモリとの間でデータビットを伝達するための電力効率の良いオンダイ通信基幹回路（ｏｎ−ｄｉｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｂａｃｋｂｏｎｅ）、たとえばネットワークオンチップ（ＮｏＣ）の設計をより困難なものとしている。いうまでもなく、現代のプロセッサ内のオンチップ通信では、従来から電気（金属ベース）インターコネクトが優位性を有し、従来のマルチコアプロセッサの通信要件を今日まで満たしていた。しかしながら、コアの数が増えるにつれて、それに付随するマルチコアプロセッサに割り当てられる電力予算（ｐｏｗｅｒ ｂｕｄｇｅｔ）がますます制限されたものとなり、さらにいえば、好ましくない帯域幅・距離・電力間トレードオフ（ｂａｎｄｗｉｄｔｈ−ｄｉｓｔａｎｃｅ−ｐｏｗｅｒ ｔｒａｄｅ−ｏｆｆ）問題をもともと有する電気インターコネクトの使用によりプロセッサの性能が著しく制限されたものとなっていた。

将来のマルチコアプロセッサの拡張性（ｓｃａｌａｂｉｌｉｔｙ）をさらに高めることを可能とする新しいタイプのインターコネクトが必要とされている。文献によれば、上述の電気インターコネクトの帯域幅・距離・電力間トレードオフ問題を克服する可能性を光インターコネクトが有していると考えられている 。通常、光／光子インターコネクト（ｏｐｔｉｃａｌ／ｐｈｏｔｏｎｉｃ ｉｎｔｅｒｃｏｎｎｅｃｔ）は、情報キャリアを生成するための発光源と、電気的／光学的（Ｅ／Ｏ）データ変換用の変調器と、光検出用のフォトダイオードと、光ガイド用のさまざまな受動素子と、光子素子（ｐｈｏｔｏｎｉｃ ｄｅｖｉｃｅｓ）を駆動するおよび光子素子にバイアスをかけるための周辺のエレクトロニック素子（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）とを備えている。光インターコネクトの場合 、発光源が一般的に最も重要な素子である。というのは、使用される総リンク電力（ｔｏｔａｌ ｌｉｎｋ ｐｏｗｅｒ ｅｘｐｅｎｄｅｄ）の大部分を発光源が消費するからである。この点において、既存の解決策（ｓｏｌｕｔｉｏｎｓ）は発光源としてオフチップレーザーを用いる傾向がある。しかしながら、オフチップレーザーはしきい値電流が高いため大量の電力を消費するという問題がある。光インターコネクトが散発的にしか用いられない場合でさえレーザーによる電力消費量がほとんど一定のままである。というのは、レーザーの連続波長が通信データにより外的に変調されるようになっているため、光インターコネクトを通じた実際のデータ伝送量にかかわらずレーザーによる電力消費量が高くなってしまうからである。

したがって、本発明の１つの目的は、従来技術の問題のうちの少なくとも１つに対処しかつ／または当該技術分野において有益な選択肢を提供することにある。

本発明の第一の態様によれば、集積回路を形成する方法は、（ｉ）半導体基板上に配置される少なくとも第一のウエハー材料から少なくとも１対のオプトエレクトロニック素子を形成することと、（ｉｉ）第二の材料で充填されるべき第一の凹部を形成するように第一のウエハー材料をエッチングすることと、（ｉｉｉ）１対のオプトエレクトロニック素子を結合させるための導波路を形成して光インターコネクトを画定するように第二の材料を処理することと、（ｉｖ）集積回路を形成するために、少なくとも１つのトランジスタを有する少なくとも１つの部分的に処理されたＣＭＯＳ素子層を半導体基板に接合させることとを含んでおり、第一のウエハー材料はシリコンとは異なるものであり、部分的に処理されたＣＭＯＳ素子層は光インターコネクトに隣接して配置される。

有利なことには、提案されている方法がＩＩＩ〜Ｖ族の基板とシリコン基板とを接合するためのモノリシック集積化プロセス（ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａｔｅｄ ｐｒｏｃｅｓｓ）を採用しており、このプロセスが従来のＣＭＯＳ処理と直接互換性があるため、集積回路を得るための方法を実現するにあたって、既存のＣＭＯＳ生産技術の高価で複雑な再構成を必要としない。

好ましくは、シリコンとは異なる第一のウエハー材料はＩＩＩ〜Ｖ族の半導体材料または有機材料を含みうる。

好ましくは、ＩＩＩ〜Ｖ族の半導体材料はＧａＮ、ＩｎＧａＰ、ＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓを含みうる。

好ましくは、第二の材料は窒化ケイ素を含みうる。

好ましくは、部分的に処理されたＣＭＯＳ素子層を半導体基板と接合させることは、光インターコネクトへのアクセスを可能とする第二の凹部を形成するように上述の部分的に処理されたＣＭＯＳ素子層を処理して当該第二の凹部を電気絶縁材料で充填することと、少なくとも１つのトランジスタと１対のオプトエレクトロニック素子と電気的に接続して集積回路を形成するように電気絶縁材料を処理することとを含みうる。

好ましくは、電気絶縁材料は二酸化ケイ素を含みうる。

好ましくは、オプトエレクトロニクス素子は光検出器および発光素子からなる群から選択されうる。

好ましくは、発光素子は発光ダイオード（ＬＥＤ）または有機ＬＥＤを含みうる。

好ましくは、かかる方法は、少なくとも上述の少なくとも１つのトランジスタを有する上述の部分的に処理されたＣＭＯＳ素子層を取得するようにさらなる半導体基板にＣＭＯＳ処理を実行することと、さらなる半導体基板から部分的に処理されたＣＭＯＳ素子層を取り除くこととをさらに含みうる。

好ましくは、さらなる半導体基板はシリコン・オン・インシュレータ基板を含みうる。

好ましくは、かかる方法は、１対のオプトエレクトロニック素子の形成後、第一のウエハー材料を覆うように電気絶縁材料を堆積させることと、 化学機械研磨を用いて、堆積された電気絶縁材料を平坦化することとをさらに含みうる。

好ましくは、かかる方法は、第一の凹部が第二の材料で充填された後、当該第二の材料で充填された第一の凹部を化学機械研磨を用いて平坦化することを含みうる。

好ましくは、導波路を形成するように第二の材料を処理することはリソグラフィおよび／またはエッチングを用いることを含みうる。

好ましくは、かかる方法は、導波路の形成後、第一のウエハー材料および第二の材料を覆うように電気絶縁材料を堆積させることと、堆積された電気絶縁材料を化学機械研磨を用いて平坦化することをさらに含みうる。

好ましくは、第二の凹部を形成するように部分的に処理されたＣＭＯＳ素子層を処理することはエッチングおよび／または機械的研削を用いることを含みうる。

好ましくは、かかる方法は、部分的に処理されたＣＭＯＳ素子層および電気絶縁材料で充填された第二の凹部を化学機械研磨を用いて平坦化させることをさらに含みうる。

好ましくは、少なくとも１つのトランジスタおよび１対のオプトエレクトロニック素子を電気的に接続させるように電気絶縁材料を処理することは、電気絶縁材料内に複数のビアホールを形成して当該複数のビアホールを導電性材料で充填することを含みうる。

好ましくは、部分的に処理されたＣＭＯＳ素子層を半導体基板と接合させることは部分的に処理されたＣＭＯＳ素子層の下方に光インターコネクトを配置することを含みうる。

好ましくは、少なくとも第一のウエハー材料が複数の層のウエハー材料を含みうり、各層のウエハー材料が異なる材料から形成されうる。

本発明の第二の態様にかかる集積回路は、部分的に処理されたＣＭＯＳ素子層内に配置される少なくとも１つのトランジスタと、導波路により結合されて半導体基板上に光インターコネクトを画定するよう構成された少なくとも１対のオプトエレクトロニック素子とを備えており、半導体基板は部分的に処理されたＣＭＯＳ素子層に隣接して配置されており、オプトエレクトロニック素子はトランジスタに電気的に接続されるように構成されており、オプトエレクトロニック素子はシリコンとは異なる少なくとも第一のウエハー材料から形成されており、導波路は第一のウエハー材料内に形成される第一の凹部内に堆積される第二の材料から形成されるように構成されている。

好ましくは、シリコンとは異なる第一のウエハー材料はＩＩＩ〜Ｖ族の半導体材料または有機材料を含みうる。

好ましくは、ＩＩＩ〜Ｖ族の半導体材料はＧａＮ、ＩｎＧａＰ、ＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓを含みうる。

好ましくは、集積回路は単一のプロセッサとしてまたはプロセッサの一部として形成されうる。

好ましくは、光インターコネクトは部分的に処理されたＣＭＯＳ素子層の下方に配置されうる。

好ましくは、第二の材料は窒化ケイ素を含みうる。

いうまでもなく、本発明の１つの態様に関連する構成要素が本発明の他の態様に適用されてもよい。

本発明のこれらの態様および他の態様は下記の実施形態から明瞭であり、また、下記の実施形態を参照して明らかにされる。

以下、添付の図面を参照して本発明の実施形態を説明する。

本発明のある実施形態にかかる集積回路を形成する方法を示すフローチャートである。 図１に記載の方法のステップ１０２を示す流れ図である。 図１に記載の方法のステップ１０４を示す流れ図である。 図１に記載の方法のステップ１０６を示す流れ図である。 図１に記載の方法のステップ１０８を示す流れ図である。 図１に記載の方法のステップ１０８を示す流れ図である。 図１に記載の方法を用いて形成される集積回路の一例を示す図である。 図６ａの簡略図であって、集積回路内のオプトエレクトロニクス素子の概要を示す図である。 図１に記載の方法を用いて形成される集積回路内に配置されうるＩｎＧａＮ・ＬＥＤを示す概略図である。 図７に記載のＩｎＧａＮ・ＬＥＤのエピタキシャル成長層構造の複数の層を示す表である。 図７に記載のＩｎＧａＮ・ＬＥＤを製造するためのマスクレイアウトを示す図である。 図７に記載のＩｎＧａＮ・ＬＥＤおよびそれに付随するＳｉドライバのＰＤＫデザインを示す図である。 図７に記載のＩｎＧａＮ・ＬＥＤのためのさまざまな設計パラメータを示す表である。 図１に記載の方法を用いて形成される集積回路のさらなる具体例を示す図である。 図１１ａに記載の集積回路の光学フィールドの送信性能および結合損失性能を示す図である。 従来技術にかかるＳＭＡＲＴマイクロアーキテクチャを示す図である。 図１に記載の方法を用いて形成される集積回路を備えたＳＭＡＲＴマイクロアーキテクチャの変形例を示す図である。 従来技術にかかる集積回路および図１に記載の方法を用いて形成される集積回路のエネルギ効率の性能を示すグラフである。 図１２ａに記載のＳＭＡＲＴマイクロアーキテクチャおよび図１２ｂに記載のＳＭＡＲＴマイクロアーキテクチャの変形例の動的ネットワークエネルギ性能を標準化したものを示すグラフである。 ある変形実施形態にかかる図７に記載のＩｎＧａＮ・ＬＥＤのさまざまな設計パラメータを示す表である。

図１はある実施形態に従って集積回路を形成する方法を示すフローチャート１００である。この集積回路は単一のプロセッサとして形成されてもよいし、または、プロセッサの一部として形成されてもよい。しかしながら本実施形態（一例）では、この集積回路は1つのプロセッサとして形成されている。かかる方法は基本的に以下のように構成されている。ステップ１０２では、Ｓｉ−ＣＭＯＳ基板２０２（たとえば、シリコン・オン・インシュレータ（ＳＯＩ）基板）に、少なくとも１つの（シリコンベースの）トランジスタを形成するようにＣＭＯＳ処理が行われる。ステップ１０４では、ＩＩＩ〜Ｖ族の基板３０２の上に、オプトエレクトロニクス素子（たとえば、ＬＥＤ、ＯＬＥＤ、光検出器および／またはそれと同様なもの）を形成するように処理がなされる。いうまでもなく、ＩＩＩ〜Ｖ族の基板３０２はいかなる適切なＩＩＩ〜Ｖ族の材料（たとえばＩｎＧａＮまたはＧａＮ、但し、これらに限定されない）から形成されてもよい。従来のＣＭＯＳ処理技術を用いてステップ１０２が実行されるので、詳細な説明を省略し、説明を簡潔なものとする。また、少なくとも１つのトランジスタを備えたＳｉ−ＣＭＯＳ基板２０２を部分的に処理されたＳｉ−ＣＭＯＳ基板と見なしてもよい。また、部分的に処理されたＳｉ−ＣＭＯＳ基板を部分的に処理されたＳｉ−ＣＭＯＳ素子層と呼んでもよい。重要なことは、少なくとも１つのＳｉ−ＣＭＯＳ素子層が必要であるという点にある。しかしこの場合、上述の少なくとも１つのトランジスタが複数のトランジスタを有し、これら複数のトランジスタがキャッシュ、ルーター、リンクドライバ、またはそれらと同様なものを備えるプロセッサとして構成されるようになっていてもよい。次のステップ１０６では、処理済みＳｉ−ＣＭＯＳ基板２０２および処理済みＩＩＩ〜Ｖ族基板３０２が接合され、最終ステップ１０８では、処理済みＳｉ−ＣＭＯＳ２０２および処理済みＩＩＩ〜Ｖ族基板３０２の内部にそれぞれ形成されているトランジスタおよびオプトエレクトロニック素子が電気的に接続される。したがって、集積回路が上述のようにモノリシックに形成されることが明らかである。以下で、１０２〜１０８の各ステップの詳細な説明をさらに提供する。

既述のように、集積回路はＳｉ−ＣＭＯＳとＩＩＩ〜Ｖ族の材料から一体的に形成される。オプトエレクトロニクス素子をＧａＮ材料を用いて製造する場合に重要なことは、格子の配向を一致させた状態でＧａＮをＳｉ（１１１）基板上に成長させる必要がありかつＳｉ−ＣＭＯＳ回路を通常Ｓｉ（１００）基板上に形成させるので、トランジスタとオプトエレクトロニクス素子とを単一のウエハー上に集積化させるための接合（ボンディング）技術が必要となるという点にある。ＧａＮを成長させるのに通常用いられている温度が高温すぎて（すなわち、約１０００°Ｃ）トランジスタが耐えることができないことを考慮すると、トランジスタをＳｉ−ＣＭＯＳ基板を通るフロントエンド基板として別個に形成し、オプトエレクトロニクス素子のエピタキシも別個に実行した後、ステップ１０６に記載のように、処理済みＳｉ−ＣＭＯＳ基板と処理済みＩＩＩ〜Ｖ族基板とを接合させるようにする必要がある。

図２ａ〜図２ｃには、図１に記載の方法のステップ１０２を構成する連続ステップ１０２２、１０２４および１０２６の流れ図１０２が示されている。図２ａのステップ１０２２では、トランジスタ２００がＳｉ−ＣＭＯＳ基板２０２を用いて形成されている。この場合、トランジスタ２００は、ＳＯＩ基板であるので（しかし、限定要件として解釈するべきではない）、以下ＳＯＩ基板と呼ぶこととする。ＳＯＩ基板２００は、（最上部から下方に向かって）最上部Ｓｉ（１００）層２０２ａと、第一のＳｉＯ_２層２０２ｂと、最下部Ｓｉ（００１）層２０２ｃとを有している。参照しやすいように、これをＳＯＩ基板２００のライトサイドアップ配置（表を上にした状態（ｒｉｇｈｔ−ｓｉｄｅ ｕｐ ａｒｒａｎｇｅｍｅｎｔ））と呼ぶこととする。トランジスタ２００は最上部Ｓｉ（１００）層２０２ａに形成され、完成すると速やかに第二のＳｉＯ_２層２０４により覆われる。必要ならば、第二のＳｉＯ_２層２０４には、化学機械研磨（ＣＭＰ）または他の適切なプロセスを用いて平坦化が行なわれる。重要なことは、ＳＯＩ基板２００が依然として上述のライトサイドアップ配置の向きのままであるという点にある。図２ｂのステップ１０２４では、ＳＯＩ基板２００はＳｉハンドルウエハー２０６と接合され、ハンドルウエハー２０６は第二のＳｉＯ_２層２０４に隣接して且つ面一に（ａｄｊａｃｅｎｔ ａｎｄ ｐｌａｎａｒ ｔｏ）取り付けられる。次いで、図２ｃのステップ１０２６では、ＳＯＩ基板２００の最下層のＳｉ（００１）層２０２ｃが第一のＳｉＯ_２層２０２ｂが露出するまで実質的に取り除かれる。図２ｃに記載のステップ１０２６が完了すると、処理済みＳＯＩ基板２００が得られる。処理済みＳＯＩ基板２００をプロセッサウエハーと呼んでもよい。

次いで、図３ａ〜図３ｄはまとめて、図１に記載の方法のステップ１０４を構成する連続ステップ１０４２、１０４４、１０４６、１０４８の流れ図１０４を示している。図３ａに記載のステップ１０４２では、オプトエレクトロニック素子３００がＩＩＩ〜Ｖ族の基板３０２を用いてまず形成される。この場合、ＩＩＩ〜Ｖ族の基板３０２は（最上部から下方に向けて）ＧａＮ層３０２ａとＳｉ（１１１）層とを有している。なお、本実施形態の説明を容易にするために、本明細書ではＧａＮ層３０２ａを単一層と記載するがこれを限定と解釈すべきではない。他の変形実施形態の中には、ＧａＮ層３０２ａが複数のＧａＮ層から構成されるものもあればまたはＧａＮに代えて他の材料（たとえば、ＡｌＧａＮもしくはＩｎＧａＮ）から形成される複数の層から構成されるものもある。すなわち、説明を容易にするために、図３は、ＧａＮ材料およびオプトエレクトロニック素子３００をＩＩＩ〜Ｖ族の基板３０２のどこに設けるかを単に概念的に示すものであって、実際のＬＥＤ層を表現したものではない。参照を容易にするために、これをＩＩＩ〜Ｖ族の基板３０２のライトサイドアップ配置と呼ぶ。この具体例において（ＧａＮ層３０２ａに）形成されるオプトエレクトロニクス素子３００は、少なくとも１つのＧａＮ・ＬＥＤと、それに対向して配置される付随する光検出器とを含んでいる。したがってこの場合、オプトエレクトロニクス素子３００は少なくとも１対のオプトエレクトロニクス素子を含んでいる。明らかなように、（ＩＩＩ〜Ｖ族の材料である）ＧａＮ層３０２ａはシリコンとは異なるものである。もちろん、実施形態の中には、意図する用途に応じてＧａＮ・ＬＥＤとそれに対応する光検出器とからなる対が複数形成されるものもある。次いで、ＧａＮ・ＬＥＤとそれに対応する光検出器との間に位置するＧａＮ層３０２ａの一部がエッチングにより取り除かれて凹部が形成され、次いで当該凹部にＧａＮ・ＬＥＤとそれに対応する光検出器とを結合するための導波路３１０が収容されるようになっている。エッチングの定義は化学エッチングを含んでいる。重要なことは、ＧａＮ・ＬＥＤ、それに対応する光検出器および導波路３１０が集積回路のＬＥＤベースの光インタコネクト（すなわち、光学的接続器）を構成するという点にある。図３ｂに記載のステップ１０４４では、第一のＳｉＯ_２層３０４がＧａＮ層３０２ａおよび少なくとも１つの凹部を覆うように堆積される。必要ならば、第一のＳｉＯ_２層３０４の平坦化がＣＭＰを用いて行なわれるようになっていてもよい。

次いで、図３ｃに記載のステップ１０４６に示されているように、第一のＳｉＯ_２層３０４のうちの（図３ａに記載のステップ１０４２で形成された）少なくとも１つの凹部に堆積された関連部分を再度エッチングして同じ位置にさらに新たな凹部を部分的に露出させる。次いで、導波路３１０を形成するＳｉＮ層３０６（たとえば、Ｓｉ_３Ｎ_４）をこの新たな凹部の中に堆積させる。このＳｉＮ層３０６は第一のＳｉＯ_２層３０４も覆うようになっている。基本的に、ＳｉＮ層３０６は図３ｃに記載のステップ１０４６で形成された凹部を充填する。必要ならば、ＳｉＮ層３０６の平坦化がＣＭＰを用いて行なわれるようになっていてもよい。次いで、図３ｄに記載のステップ１０４８では、ＳｉＮ層３０６をリソグラフィおよび／またはエッチングを用いて処理して導波路３１０を形成する。導波路３１０は、対になっているオプトエレクトロニクス素子３００を結合させてＬＥＤベースの光インターコネクトを形成するように構成される 。その後、第二のＳｉＯ_２層３０８がＳｉＮ層３０６（導波路３１０を含む）を覆うとともに封止し、そして必要ならば、ＣＭＰによる平坦化が行なわれる。次いで、ステップ１０４８の完成により、処理済みＩＩＩ〜Ｖ族基板３０２（依然としてライトサイドアップ配置にある）が得られる。この処理済みＩＩＩ〜Ｖ族基板３０２を光子ウエハーと呼ぶようにしてもよい。

既述のように、オプトエレクトロニック素子３００は異なる材料／合金からなる複数の層を含んでいてもよいことは当業者にとっていうまでもなく明らかなことである。たとえば、ＧａＮベースのＬＥＤの場合、異なる材料／合金からなる複数の層とは、ＧａＮ、ＡｌＮおよびＩｎＮの如き２成分材料であってもよいし、また、ＩｎＡｌＧａＮの３成分合金または４成分合金であってもよい。典型的には、これらの層はすべて、単一のエピタキシアルプロセスの実行により（たとえば、図３ａに記載のステップ１０４２で）形成されるが、まずＧａＮバッファ／テンプレートを形成し（要求されるＡｌＮおよびＡｌＧａＮバッファ（ｂｕｆｆｅｒ）層で完了）、次いで選択的−領域再成長（ｓｅｌｅｃｔｉｖｅ−ａｒｅａ−ｒｅｇｒｏｗｔｈ）を行なって次の層を形成し、それにより、素子メサ（ｄｅｖｉｃｅ ｍｅｓａｓ）を直接形成するようにしてもよい。

図４ａおよび図４ｂには、図１に記載の方法のステップ１０６を構成する連続ステップ１０６２、１０６４の流れ図１０６が示されている。図４ａに記載のステップ１０６２では、（図２ｃのステップ１０２６で得られた）処理済みＳＯＩ基板２００と（図３ｄのステップ１０４８で得られた）処理済みＩＩＩ〜Ｖ族基板３０２とが一列に並べられて接合される。重要なことは、処理済みＳＯＩ基板２００を処理済みＩＩＩ〜Ｖ族基板３０２の上に隣接させて接合するという点にある。すなわち、処理済みＳＯＩ基板２００の第一のＳｉＯ_２層２０２ｂを処理済みＩＩＩ〜Ｖ族基板３０２の第二のＳｉＯ_２層３０８に面一に且つ上下方向に直接隣接させて配置する（ａｒｒａｎｇｅｄ ｐｌａｎａｒ ａｎｄ ｉｍｍｅｄｉａｔｌｙ ｖｅｒｔｉｃａｌｌｙ ａｄｊａｃｅｎｔ ｔｏ）という点にある。また、処理済みＳＯＩ基板２００および処理済みＩＩＩ〜Ｖ族基板３０２は（接合時）分離されている面に配置されている（すなわち、トランジスタ２００およびオプトエレクトロニック素子３００はそれぞれ異なる面に配置されている）。図４ｂに記載のステップ１０６４では、処理済みＳＯＩ基板２００のＳｉハンドルウエハー２０６が取り除かれる。詳細にいえば、処理済みＳＯＩ基板２００および処理済みＩＩＩ〜Ｖ族基板３０２はそれぞれ依然としてライトサイドアップ配置のままである。さらに、このようなモノリシック集積化（ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａｔｉｏｎ）により、処理済みＳＯＩ基板２００のＳｉ（１００）層２０２ａと処理済みＩＩＩ〜Ｖ族基板３０２のＳｉ（１１１）層３０２ｂとの間の配向不一致（ｏｒｉｅｎｔａｔｉｏｎ ｍｉｓｍａｔｃｈ）を回避することができるようになることはいうまでもない。

図５ａ〜図５ｄはまとめて、図１に記載の方法のステップ１０８を構成する連続ステップ１０８２、１０８４、１０８６および１０８８の流れ図１０８を示している。図５ａに記載のステップ１０８２では、処理済みＳＯＩ基板２００の一部を取り除いて凹部を形成するように、（図４ｂに記載のステップ１０６４から得られた）処理済みＳＯＩ基板２００と処理済みＩＩＩ〜Ｖ族基板３０２とを接合したものに対してエッチング／機械的研削が行われる。処理済みＳＯＩ基板２００のうちの取り除かれる部分の量は必要に応じて異なるが、いうまでもなく、ステップ１０８２を実行することにより、最上層であるｉ（１００）層２０２ａの複数の部位を取り除くことが可能となる。これらの最上層であるＳｉ（１００）層２０２ａの複数の部位には、トランジスタ２００とオプトエレクトロニクス素子３００とを電気的に接続させることを可能とするために複数のビアホール５０２が形成される。すなわち、エッチング／機械的研削はビアホール５０２の形成が意図される部位のまわりにのみ行う必要があり、次いで、当該エッチング／機械的研削は、ＳｉＮ層３０６およびＧａＮ層３０２ａがこれらの処理後であっても依然としてある量のＳｉＯ_２により保護されているように、第一のＳｉＯ_２層２０２ｂ内の適切に決められた位置で止められるようになっている。すなわち、ＬＥＤベースの光インターコネクトへのアクセスは凹部を通じて可能となる。このステップ１０８２で凹部を形成する目的は、その後の（処理済みＳＯＩ基板２００の）トランジスタ２００と（処理済みＩＩＩ〜Ｖ族基板３０２の）オプトエレクトロニクス素子３００とを電気的に接続すること容易にするためである。次いで、図５ｂに記載のステップ１０８４では、凹部を電気絶縁材料５００（たとえば、ＳｉＯ_２）で実質的に充填し、その後必要ならばＣＭＰによる平坦化処理が施される。図５ｃに記載のステップ１０８６では、電気絶縁材料５００内に複数のビアホール５０２を適切に形成し、図５ｄに記載のステップ１０８８では、それぞれのビアホール５０２を導電性材料５０４（たとえば、適切な金属）で充填してトランジスタ２００をオプトエレクトロニクス素子３００に電気的に接続することによって、完成した集積回路が得られる。必要ならば、完成した集積回路の平坦化を、ＣＭＰを用いて行なうようにしてもよい。

この実施形態では、図１に記載の方法は単一の事業体により実行されるものとして説明されているが、それを限定として解釈するべきではない。必要ならばそれに代えて、図１に記載の方法は、複数の関連するステップ１０２〜１０８が異なる事業体、たとえば異なるＣＭＯＳファウンドリ（ＣＭＯＳ ｆｏｕｎｄｒｉｅｓ）により別々に行なわれてもよいことはいうまでもない。たとえば、第一のＣＭＯＳファウンドリがステップ１０２を行い、次いで、異なる非ＣＭＯＳファウンドリの事業体がステップ１０４を行なうようにしてもよい。それに続いて、第二のＣＭＯＳファウンドリがステップ１０６を行ない、次いで、第一のＣＭＯＳファウンドリがさらにステップ１０８を行なうようにしてもよい。もちろん所望ならば、そして、たとえば技術的に可能でかつ経済的に採算が合うならば、ステップ１０２、１０６および１０８のさまざまなサブステップがさらに異なるＣＭＯＳファウンドリに割り当てられるようになっていてもよい。また、このようなシナリオでは、図１に記載のステップ１０２が、省略されてもよいし、または、ＣＭＯＳ基板を処理するのではなく、すでに部分的に処理されたＳｉ−ＣＭＯＳ基板を受け取るように再定義されてもよい。上述の行程の変形例の利点は、さまざまなＣＭＯＳファウンドリによりＣＭＯＳ技術に対してなされてきた先行投資を有益に利用することにより、提案される集積回路の多くを大量かつ安価に製造できるようにすることが可能となるということにある。もちろん、このような利点も本実施形態により共有されるものである。他のいくつかの具体例では、ステップ１０６がＣＭＯＳファウンドリにおいて行われる必要がないという場合もある。というのは、ＣＭＯＳファウンドリがステップ１０６を実行するよりもステップ１０６の完了後に得られる組み合わせられたウエハーを受け取ることが好まれる場合もあるからである。このように、ＣＭＯＳファウンドリはステップ１０８において標準的なＣＭＯＳ処理を行うことのみを必要とされる場合もある。

図６ａは、図１に記載の方法を用いて形成される集積回路の第一の例６００を示す図であり、図６ｂは、図６ａを単純化したものを示す図であり、図６ａの集積回路内に構築されるオプトエレクトロニック素子の概要を示している。第一の具体例６００についていえば、図６ａに記載の集積回路は、（処理済みＳＯＩ基板２００のトランジスタ２００から形成される）２つの（第一のおよび第二の）プロセッサ（ｐｒｏｃｅｓｓｏｒ）６０２ａ、６０２ｂと、（処理済みＩＩＩ〜Ｖ族基板３０２のオプトエレクトロニクス素子３００から形成される）ＩｎＧａＮ・ＬＥＤ６０４およびそれに付随するＩｎＧａＮ光検出器６０６とを備えている。（ＳｉＮｘからなる）導波路６０８がＩｎＧａＮ・ＬＥＤ６０４をＩｎＧａＮ光検出器６０６と結合させ、第一のプロセッサ６０２ａがＩｎＧａＮ・ＬＥＤ６０４に電気的に接続され、ＩｎＧａＮ・ＬＥＤ６０４を制御するようになっている。また、第二のプロセッサ６０２ｂがＩｎＧａＮ光検出器６０６に電気的に接続され、ＩｎＧａＮ光検出器６０６を制御するようになっている。重要なことは、ＳｉＮｘをシリコン基板と容易に集積化させることが可能なため、光学的導波路を構築するための材料としてＳｉＮｘが広く研究されてきているという点にある。なお、本明細書では、ＳｉＮとＳｉＮｘとが交換可能に用いられ、同一の誘電材料のことを意味している。

（第一の具体例６００の）ＩｎＧａＮ・ＬＥＤ６０４およびＩｎＧａＮ光検出器６０６は、約４５０ｎｍの波長で動作するように構成されているとともに、各々同じ様に、（上から下へ順に）ｐ−ＧａＮ層６５０と、ｐ−ＡｌＧａＮ層６５２と、ＩｎＧａＮ・ＭＱＷ層６５４と、第一のｎ−ＧａＮ層６５６と、ｎ−ＡｌＧａＮ層６５８と、第二のｎ−ＧａＮ層６６０と、ＡｌＧａＮバッファ層６６２とから形成されている。さらに詳しくいえば、光放射と光検出とに関する２重機能動作が正にＩｎＧａＮ・ＭＱＷ層６５４を用いて可能であり、この２重機能動作こそがＩｎＧａＮ・ＬＥＤ６０４とＩｎＧａＮ光検出器６０６とが同じように形成されている理由であることが強調される。情報として重要なことは、ＩｎＧａＮ／ＧａＮ・ＭＱＷ層を有するＬＥＤが固体光源として一般的に用いられているが、このようなＬＥＤは室内照明にのみに用いられているのが一般的であり、このようなＬＥＤをオンチップ通信（ｏｎ−ｃｈｉｐ ｃｏｍｍｕｎｉｃａｔｉｏｎ）の目的に合わせて最適化することに関する文献があまり存在しておらず、また、オンチップ通信の重要な検討事項が、ほぼ重要度の順序に並べると、高速、スモールフォームファクタ（ｓｍａｌｌ−ｆｏｒｍ ｆａｃｔｏｒ）および高効率であるという点にある。

図７は、提案されている集積回路内に形成されうる他のＩｎＧａＮ・ＬＥＤ７００を示す概略図である。このＩｎＧａＮ・ＬＥＤ７００のさまざまな層は図３ａにおいて先に記載したものと同じ様に形成されているので、簡略化のために説明は繰り返さない。簡潔に紹介すると、当該技術分野において知られているように、さまざまな層はバンドギャップ平滑化（ｂａｎｄｇａｐ ｓｍｏｏｔｈｅｎｉｎｇ）、電流拡散（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ）、光学モード整形（ｏｐｔｉｃａｌ ｍｏｄｅ ｓｈａｐｉｎｇ）などの如き特定の機能を実行するように形成されている。具体的にいえば、ＩｎＧａＮ・ＬＥＤ７００は、（上から下に順に）ｐ^＋＋−ＧａＮ層７０２と、ｐ−ＧａＮ層７０４と、ｐ−ＡｌＧａＮ層７０６と、５つのＩｎＧａＮ／ＧａＮ・ＭＱＷ７０８と、第一のｎ−ＧａＮ層７１０と、第二のｎ−ＧａＮ層７１２と、ＡｌＮ／ｇｒａｄｅｄ・ＡｌＧａＮ・ｂｕｆｆｅｒ層７１４と、ベース基板として機能するＳｉ（１１１）層７１６と有するように形成されている。ｐ^＋＋−ＧａＮ層７０２、ｐ−ＧａＮ層７０４、ｐ−ＡｌＧａＮ層７０６および５つのＩｎＧａＮ／ＧａＮ・ＭＱＷ７０８はそれら全体で活性発光領域を構成している。ｐ−コンタクト（ｐ−ｃｏｎｔａｃｔ）層７１８がｐ^＋＋―ＧａＮ層７０２に隣接して形成され、２つのｎコンタクト層７２０ａ、７２０ｂが第二のｎ−ＧａＮ層７１２に隣接して形成されて、ＩｎＧａＮ・ＬＥＤ７００の制御を容易なものとしている。２つのｎコンタクト（ｎ−ｃｏｎｔａｃｔ）層７２０ａ、７２０ｂの間の端から端までの距離（最も外側の距離）がｎ−メサ（ｎ−ｍｅｓａ）７２４として定義されている。重要なことは、図７に記載の層７０２〜７２０の全てがエピタキシにより堆積され、その後、ＩｎＧａＮ・ＬＥＤ７００の素子の製作が開始されるという点にある。図８は、図１１ａに記載のＩｎＧａＮ／ＧａＮ光検出器１１０４のエピタキシャル成長層構造の複数の層に関するパラメータを示す表８００である。図１１ａに記載のＩｎＧａＮ／ＧａＮ光検出器１１０４の詳細については後述する。重要なことは、ＩｎＧａＮ・ＬＥＤ７００は、その寸法がミクロ単位であり、このＩｎＧａＮ・ＬＥＤ７００のミクロ単位の寸法の効果によって高速通信に適用可能となるとともに、注入電流の効率的な利用が可能となるという点にある。

図６ｂについては、ｐ−メサ（ｐ−ｍｅｓａ）（すなわち、ｐ−ＧａＮ層６５０、ｐ−ＡｌＧａＮ層６５２、ＩｎＧａＮ・ＭＱＷ層６５４および第一のｎ−ＧａＮ層６５６を合わせたもの）の４つの側面をすべて取り囲むように単一の連続したｎ−コンタクトが構成されてもよいが、本実施形態の場合、形成されるｎ−コンタクトは、導波路６０８を形成するためのスペースを確保するために３つの側面のみに制限されるようになっている。しかしながら他の考えられるいくつかの実施形態の中には、導波路６０８が両方向に、すなわちＩｎＧａＮ・ＬＥＤ６０４の左側に延びるように構成されるものもある。その場合には、ｎ−コンタクトはｐ−メサの最大２つの側面に制限されることになる。したがって、記載の図６ｂおよび図７は、ｐ−メサの３つの側面を取り囲むように構成されたｎ−コンタクトを備えている素子の２つの異なる直角切断面を示す図であると見なすことができる。

さらに、重要なことは、上述の場合の「ミクロ単位の寸法の効果」の定義が非常に小さな素子と非常に大きな素子との間の挙動の差のこと、もっと詳細にいえばスピードおよびＬ−Ｉ−Ｖ（すなわち、光出力電力−電流−電圧）挙動のことを意味するという点にある。また、「注入電流」の定義は、素子の駆動に用いられる電流のことを意味する。基本的に、与えられた注入電流において、大きな素子と比較して小さな素子の場合の方が、すなわちＬ−Ｉ−Ｖ挙動の差に比例してより多くの光が発生される。

図１に記載の方法１００に基づいて、図９ａには、図７に記載のＩｎＧａＮ・ＬＥＤ７００の製造に適するマスクレイアウト９００が示されており、図９ｂには、ＩｎＧａＮ・ＬＥＤ７００およびそれに付随するＩｎＧａＮ・ＬＥＤ７００を駆動するトランジスタ（ここでは、Ｓｉドライバ（Ｓｉ−ｄｒｉｖｅｒ）として構成されている）のためのＰＤＫ設計９５０が示されている。重要なことは、０．２５μｍテクノロジーノード（ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ）を目標とするために、従来の電気的ＶＬＳＩ設計に類似するＤＲＣおよびＬＶＳチェックを可能とするレイアウト設計規則（マスクレイアウト９００に用いられている）が採用されているという点にある。また重要なことは、ＬＥＤ、導波路および光検出器を備えている光インターコネクトの場合、トランジスタが存在せず、したがって「ゲート」が存在しないという点にある。しかしながら、「０．２５μｍテクノロジーノード」の定義は、依然として最小寸法（たとえば、ＬＥＤ、導波路および／または光検出器の幅）が提案されている方法に基づいて０．２５μｍでありうるという意味で適用されている。関連するＲＦ回路の形成に同じ製作ツールおよび設計規則が用いられるので、ＲＦ回路のフィーチャーサイズ（最小加工寸法、たとえばゲート長）も０．２５μｍに制限されている。

したがって、図１０は、ＩｎＧａＮ・ＬＥＤ７００の構成部品のさまざまな例示的な設計パラメータを示す表１０００であり、ＩｎＧａＮ・ＬＥＤ７００の各構成部品の最小サイズおよびそれらの構成部品間の最小間隔をとくに示している。図１０を参照すると、ＩｎＧａＮ・ＬＥＤ７００の構成部品には、ボンドパッド（ＩｎＧａＮ・ＬＥＤ７００の外部の電気的測定を容易にするためのランディングパッドである）、ｐ−コンタクト７１８、ｎ−コンタクト７２０ａ、７２０ｂ、少なくとも１つの多重量子井戸（すなわち、ＩｎＧａＮ／ＧａＮ・ＭＱＷ７０８）およびメサ（すなわち、素子と素子との分離距離）が含まれている。さらに、重要なことは、レイアウト設計規則のためのデータは、図１に記載の方法の必要な素子要件、材料システムおよびプロセス制約を考慮することにより得られるということにある。本明細書における「材料システム」の定義には、ＬＥＤ／光検出器の形成のために用いられる材料および付随する導波路の形成のために用いられる材料の選択が含まれていてもよい。このことは、対象とするＬＥＤ／光検出器のために（または、それにより）用いられる所望の光波長に影響を与える（またはそれとは逆に、この所望の光波長による影響を受ける）。さらに明確にするために、「材料システム」の選択は、ＬＥＤ／光検出器の形成のために、たとえばＩｎＧａＮ／ＧａＮ（４５０ｎｍの波長の光が用いられる場合）とＩｎＧａＡｓ／ＧａＡｓ（１μｍの波長の光が用いられる場合）とから選択することを意味してもよい。

図１１ａは、図１に記載の方法を用いて形成される集積回路の第二の具体例１１００であり、図１１ｂは、図１１ａの第二の具体例１１００の光場における送信（ｔｒａｎｓｍｉｓｓｉｏｎ）および結合損失（ｃｏｕｐｌｉｎｇ ｌｏｓｓ）の性能を示す図１１５０である。第二の具体例１１００では、集積回路がＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２とＩｎＧａＮ／ＧａＮ光検出器１１０４とを備えており、これらは導波路１１０６により結合されている。上述の説明から明らかになっているように、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２およびＩｎＧａＮ／ＧａＮ光検出器１０４はＳｉ基板（Ｓｉ ｓｕｂｓｔｒａｔｅ）１１０８の上に形成されている。詳細にいえば、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２は（上から下へ順に）、ｐ−ＧａＮ層１０２ａと、ＩｎＧａＮ・ＭＱＷ層１０２ｂと、ｎ−ＧａＮ層１１０２ｃと、ＡｌＧａＮ層１１０２ｄとを備えている。ＩｎＧａＮ／ＧａＮ光検出器１１０４は（上から下へ順に）、第一のｎ−ＧａＮ層１１０４ａと、ＩｎＧａＮ層１１０４ｂと、第一のｐ−ＧａＮ層１１０４ｃと、ＧａＮスペーサー（ｓｐａｃｅｒ）層１１０４ｄと、第二のｐ−ＧａＮ層１１０４ｅと、ＩｎＧａＮ・ＭＱＷ１１０４ｆ層と、第二のｎ−ＧａＮ１１０４ｇ層と、ＡｌＧａＮ層１０４ｈとを備えている。ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２およびＩｎＧａＮ／ＧａＮ光検出器１１０４のさまざまな層は、図３ａに先に説明されている方法と同様の方法で形成されているので、説明は繰り返さない。

ＩｎＧａＮ・ＬＥＤ６０４およびＩｎＧａＮ光検出器６０６がそれぞれ同一の方法で形成されている図６ｂと比較して、第二の具体例１１００のＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２およびＩｎＧａＮ／ＧａＮ光検出器１１０４はわずかに異なる構造に形成されている。ただし、これら積層された素子はその最下部に共通の層を有している。これらの共通の層について詳細にいえば、ｐ−ＧａＮ層１１０２ａ、ＩｎＧａＮ・ＭＱＷ層１１０２ｂ、ｎ−ＧａＮ層１１０２ｃおよびＡｌＧａＮ層１１０２ｄ（ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２のすべて）がそれぞれ第二のｐ−ＧａＮ層１１０４ｅ、ＩｎＧａＮ・ＭＱＷ層１１０４ｆ、第二のｎ−ＧａＮ層１１０４ｇおよびＡｌＧａＮ層１１０４ｈ（ＩｎＧａＮ／ＧａＮ光検出器１１０４のすべて）に相当する。重要なことは、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２とＩｎＧａＮ／ＧａＮ光検出器１１０４とを異なる構造を有するように形成することはなんらかの利点もあるとともになんらかの欠点もあるという点にある。たとえば、ＩｎＧａＮ／ＧａＮ光検出器１１０４についていえば、ＩｎＧａＮ層１１０４ｂをＩｎＧａＮ・ＭＱＷ層１１０４ｆの上方に（、かつ、いくつかの層１１０４ｃ〜１１０４ｅにより分離されて）配置することの利点は、ＬＥＤ・ＭＱＷの放射する波長における吸収が良好となることであるが、欠点は成長プロセス（ｇｒｏｗｔｈ ｐｒｏｃｅｓｓ）および形成（製作）プロセス（ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ）がより複雑のものとなることである。他のいくつかの実施形態では、上述の選択的−領域再成長により、各オプトエレクトロニック素子を異なる構造に形成しうるように、（ＬＥＤおよび／または光検出器の）一方の側または両方の側を選択的に成長させることが可能な場合もある。

それとは別に、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２により放射される可視波長範囲の光の送信を容易にするように導波路１１０６を形成するために用いられる材料としてＳｉＮｘが採用されている。導波路１１０６は、ダマシン法を用いてＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２とＩｎＧａＮ／ＧａＮ光検出器１１０４と一緒に集積される。約４００ｎｍ〜５００ｎｍという光の波長を用いてＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２を動作させる場合、導波路１１０６の典型的な伝搬損失は１ｄＢ／ｃｍ未満である。ＳｉＯＮは、導波路１１０６とＳｉ基板１１０８との中間に配置される光学絶縁層１１１０として用いられる。ＳｉＯＮの屈折率が調整可能なので、設計範囲がさらに柔軟なものとなる。シミュレーションによれば、導波路１１０６が、長さ５００ｎｍおよびコアサイズ２００ｎｍに構成される場合（ＳｉＯＮがｎ＝１．８であり、ＳｉＯ_２が上側クラッドとして用いられる）、基本的なＴＥモードとＴＭモードのみに対応し、閉じ込め係数が高い（すなわち、８０％を超えるの）ことが分かる。ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２、導波路１１０６およびＩｎＧａＮ／ＧａＮ光検出器１１０４の間の結合損失の性能は１ｄＢ未満であると推定されている。図１１ｂを参照すると、放射された光がＩｎＧａＮ／ＧａＮ光検出器１１０４の中に入った後、この光はまず下側光放射層（すなわち、ＩｎＧａＮ・ＭＱＷ層１１０４ｆ）の中を短い距離だけ伝搬し、次いで、上側光検出器層（すなわち、ＩｎＧａＮ層１１０４ｂ）の中へと伝搬されていく（ｃｏｕｐｌｅｓ ｉｎｔｏ）。重要なことは、上側光検出器層（すなわち、ＩｎＧａＮ層１１０４ｂ）および光放射層（すなわち、ＩｎＧａＮ・ＭＱＷ層１１０４ｆ）におけるインジウム成分のシフト（ｓｈｉｆｔ）が光検出効率を向上させるという点にある。この点に関し、初期評価によれば、約４５０ｎｍの光波長において約０．０３〜０．３Ａ／Ｗの応答度（ｒｅｓｐｏｎｓｉｔｉｖｉｔｙ）が達成可能であることが分かっている。

以下には、その他の配置（ｃｏｎｆｉｇｕｒａｔｉｏｎｓ）が説明されている。説明を簡潔にするために、複数の異なる配置の間で共通する同様の部品、機能および動作の説明は繰り返さない。もっと正確にいえば、重要な配置の類似部品について説明する。

いうまでもなく、光子ネットワークオンチップ（ＮｏＣ）の従来設計では、通常発光源としてレーザーが用いられ、変調器、検知器およびルータとしてマイクロリング共振器が用いられている。具体的にいえば、従来の光子ＮｏＣは、複数の波長とそれに対応するフィルタを利用するように構成され、また、１対多数の接続を可能とするバスおよびトークンリングの如きＮｏＣアーキテクチャを備えるように構成されている。しかしながらそれに代えて、（提案されている集積回路において用いられる）ＬＥＤがインコヒーレント（非干渉）光源であり、ＬＥＤベースの回路が共振素子を用いることができないため、提案されている集積回路の設置に適合させるにあたって、従来の設計とは異なり、超低電力において１対１接続の上に複数の流れの多重化を可能とするＮｏＣアーキテクチャが採用されている。たとえば、現代のメニーコアプロセッサ（ｍａｎｙ−ｃｏｒｅ ｐｒｏｃｅｓｏｒｓ）において一般的に用いられているメッシュトポロジー（ｍｅｓｈ−ｔｏｐｏｌｏｇｙ）を備えたＮｏＣの場合、（近くのコアをリンクする）金属ベースの１対１（ｏｎｅ−ｔｏ−ｏｎｅ）電気インターコネクトを図１に提案されている方法のステップ１０４ｄにおいて用いられているＬＥＤベースの光インターコネクトに交換するように適合させることが可能である。さらに、重要なことは、プロセッサの各コアにおける従来の電気ルーターが１対１リンクへの複数の流れの調整を容易に行うことができるという点にある。しかしながら、このことは、個々のエンルーティング電気ルーター（ｅｎ−ｒｏｕｔｉｎｇ ｅｌｅｃｔｒｉｃａｌ ｒｏｕｔｅｒ）における光−電気−光変換および電気的なバッファリング／切り換えにより、電気エネルギのオーバーヘッド（間接消費）を上昇させてしまい、提案されている集積回路のＬＥＤベースの光インターコネクトを長距離のクロスダイ通信（ｃｒｏｓｓ−ｄｉｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）に用いる利点を残念ながら損なわせてしまうことになる。

このさらなる実施形態では、図１２ａに記載のＳｉｎｇｌｅ−ｃｙｃｌｅ Ｍｕｌｔｉ−ｈｏｐ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒeｐｅａｔｅｄ Ｔｒａｖｅｒｓａｌ（ＳＭＡＲＴ）１２００として知られているＮｏＣアーキテクチャに基づく変形例が採用されている。このＳＭＡＲＴ１２００は、もともと文献において、電気的にクロックレスに繰り返してリンクさせることにより（ｅｌｅｃｔｒｉｃａｌ ｃｌｏｃｋ−ｌｅｓｓ ｒｅｐｅａｔｅｄ ｌｉｎｋｓ）ダイ全体（すなわち、送信源から目的地まで）を単一サイクルで横断するデータ経路を実現させるために提案されたものである。背景としては、ＳＭＡＲＴマイクロアーキテクチャ１２００を用いることにより、メッセージは、チップ全体にわたって、オンデマンドで、マルチホップバイパスリンク（ｍｕｌｔｉ−ｈｏｐ ｂｙｐａｓｓ ｌｉｎｋｓ）を共有ネットワークファブリック（ｏｖｅｒ ａ ｓｈａｒｅｄ ｎｅｔｗｏｒｋ ｆａｂｒｉｃ）上（を通じて）で動的に調停（ａｒｂｉｔｒａｔｅ）及び生成することが可能となる。メッセージは、競合（ｃｏｎｔｅｎｔｉｏｎ）により中間のルーターでバッファリングされるだけである。メッセージは、中間の電気ルーターをバイパスすることにより、送信源の電気ルーターから目的地の電気ルーターまで横断が可能となり、ほとんどの場合において中間の電気ルーターのエネルギオーバーヘッドの上昇を回避することができるようになる。ＳＭＡＲＴマイクロアーキテクチャ１２００は、ＮｏＣのための遅延障壁（ｌａｔｅｎｃｙ ｂａｒｒｉｅｒ）を取り除くための解決策（ｓｏｌｕｔｉｏｎ）してもともと提案されていたが、依然として２８〜３２ｆＪ／ｂｉｔ／ｍｍを消費しており、最悪の場合には、典型的な２０ｍｍ×２０ｍｍの寸法を有するチップの一方のチップ端から他方のチップ端までビットを送信するのに６００ｆＪの送信エネルギが消費される。

したがって、この実施形態では、（図１に記載の方法のステップ１０４により提供される）提案されているＬＥＤベースの光インターコネクトをＳＭＡＲＴマイクロアーキテクチャ１２００に採用してオンチップ通信の電力障壁をさらに取り除く可能性について考えられている。この点において、図１２ｂにはＳＭＡＲＴマイクロアーキテクチャ１２５０（ＳＭＡＲＴマイクロアーキテクチャ１２００ベースの）の変形例が示されている。この変形例では、ＳＭＡＲＴマイクロアーキテクチャ１２００のバイパスリンクがＬＥＤベースの光インターコネクトで置換されている （図１に記載の方法により可能）。有利なことには、このＳＭＡＲＴマイクロアーキテクチャ１２５０により、距離とは関係なく、光子（ｐｈｏｔｏｎｉｃｓ）の低電力送信の利用が可能となる。それに加えてさらに有利なことには、図１に記載の方法により、ＬＥＤベースの光インターコネクトをＳｉ−ＣＭＯＳルーターおよびプロセッサと密に集積化させることが可能となる。

次いで比較のために、提案されているＬＥＤベースの光インターコネクト（ＬＥＤ−ｂａｓｅｄ ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）のエネルギ効率と電子クロックレスリピートインタコネクト（ｅｌｅｃｔｒｏｎｉｃ ｃｌｏｃｋ−ｌｅｓｓ ｒｅｐｅａｔｅｄ ｉｎｔｅｒｃｏｎｎｅｃｔ）およびレーザーイネイブルド光インターコネクト（ｌａｓｅｒ−ｅｎａｂｌｅｄ ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）のベースラインとがＤＳＥＮＴを用いて評価されている（すなわち、これらすべてが１ＧＨｚの動作周波数でモデル化されている）。これらの性能の結果が図１３ａに記載のグラフ１３００により示されている。詳細にいえば、レーザーイネイブルド光インターコネクトは 、オフチップレーザー（ｏｆｆ−ｃｈｉｐ ｌａｓｅｒ）、マイクロリングモジュレータ（ｍｉｃｒｏｒｉｎｇ ｍｏｄｕｌａｔｏｒ）、受信器および周辺電気素子を構成するようにモデル化されている。ＤＳＥＮＴでは、Ｓｉドライバーのサイズを推定するために電気ＬＥＤモデルが用いられている。具体的にいえば、Ｓｉドライバのおよびそれに付随する電力消費量の大きさ（ｓｉｚｅ）を求めるのにＬＥＤの有効容量（すなわち、約６．３ｆＦ）およびビアホールの寄生容量（すなわち、約１．７ｆＦ）が用いられる。それに加えて、導波路損失が１ｄＢ／ｃｍに設定され、また、光検出器の応答度が、Ｇｅ検知器の場合に１Ａ／Ｗに設定されるかまたはＩｎＧａＮ検知器の場合に０．３Ａ／Ｗに設定される。付随するインターコネクト の長さに対する距離が短い範囲内（すなわち、８ｍｍ未満）では、ほとんどの動作電力は光インターコネクト内の電気駆動および電気漏出により消費される。したがって、図１３ａには、電子インターコネクトのエネルギ消費量が線形状に増加する一方で、ＬＥＤベースの光インターコネクト／レーザーイネイブルド光インターコネクトの場合には、送信距離にかかわらずほとんど一定のままである。したがって、図１３ａから明らかなように、３８ｆＪ／ｂという電力効率の場合、提案されているＬＥＤベースの光インターコネクト は、電子インターコネクト／レーザーイネイブルド光インターコネクトよりもはるかに性能が優れている。

図１３ｂは、６４コアプロセッサ上でＳＰＬＡＳＨ−２アプリケーションを用いて、ＳＭＡＲＴマイクロアーキテクチャ１２００と変位ＳＭＡＲＴマイクロアーキテクチャ１２５０との間で正規化後の動的ネットワークエネルギ性能を比較するグラフ１３５０である。詳細にいえば、すべての６４スレッドＳＰＬＡＳＨ−２アプリケーション（６４−ｔｈｒｅａｄｅｄ ＳＰＬＡＳＨ−２ ａｐｐｌｉｃａｔｉｏｎｓ）の並列セクションが共有Ｌ２キャッシュを備えた８×８多重コアプロセッサ上で実行され、次いで、複数のアプリケーションの結果が平均されている。単一サイクルパイプラインルーター（ｓｉｎｇｌｅ−ｃｙｃｌｅｄ−ｐｉｐｅｌｉｎｅ ｒｏｕｔｅｒ）を備えた最先端技術のＮｏＣと、ＳＭＡＲＴマイクロアーキテクチャ１２００をベースにしたＮｏＣとの２つの電気ＮｏＣのベースラインが用いられている。すべての結果が単一サイクルルーターに対して正規化されている。重要なことは、両方の電気ＮｏＣのベースラインが、高度に最適化され、最近の産業界のチッププロトタイプ、たとえば３サイクルルーターを備えたインテル４８コアＳＣＣよりも遅延時間およびエネルギの点で優れた性能を示しているという点にある。性能についていえば、ＳＭＡＲＴマイクロアーキテクチャ１２００は単一サイクルルーターの電気ベースラインよりも５〜８倍短い遅延時間を実現しているが、変形ＳＭＡＲＴマイクロアーキテクチャ１２５０は図１３ｂに記載の性能優位性を維持することができている。ＳＭＡＲＴマイクロアーキテクチャ１２００は中間ルーターでのバッファリングによる節約によりベースラインである単一サイクルルーターよりもわずかながらエネルギ優位性を有しているが、変形ＳＭＡＲＴマイクロアーキテクチャ１２５０は、リンクおよびクロスバーの動的エネルギ消費量をそれぞれ実質的に６８％および３７％ずつ削減しているため、ＳＭＡＲＴマイクロアーキテクチャ１２００に比べて約２８％という全面的エネルギ節約をすべてのアプリケーションにおいて実現している。

要約すると、将来のマルチコアプロセッサに合わせて拡張可能な電力効率の良いオンダイ通信に対するマーケット需要が高まっているが、図１に記載の提案されている方法により、この目的を満たすＬＥＤベースの光インターコネクトを備えた集積回路を提供することが可能となる。具体的にいえば、提案されている方法では、ＩＩＩ〜Ｖ族の基板とシリコン基板とを接合させるためにモノリシックに集積化させるプロセスが用いられる。有利なことには、このプロセスはそのまま従来のＣＭＯＳ処理と互換性がある。したがって、このことにより、既存のＣＭＯＳ生産技術の高価で複雑な再構成が必要とならず、また、大量生産を容易にするＣＭＯＳ生産技術との統合が容易に可能となる。提案されている方法についていえば、トランジスタ２００がＣＭＯＳとして製造され、オプトエレクトロニック素子３００がＩＩＩ〜Ｖ族の半導体として形成されるオンウエハー集積技術（ｏｎ−ｗａｆｅｒ ｉｎｔｅｇｒａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ）が具体的に考案されている。したがって、図１に記載の提案方法を用いると、各々が少なくとも直接変調される高速ＬＥＤ（ＩＩＩ族の窒化物を用いて形成されうる）とそれに対応する光検出器とを備えた複数のＬＥＤベースの光インターコネクトを形成することが可能となる。これらはまとめて中間導波路により結合される。情報として、重要なことは、窒化物ベースの材料（ＩＩＩ〜Ｖ族の材料）を用いて形成されるＬＥＤが他のＩＩＩ〜Ｖ族の材料を用いて形成されるものよりも信頼できかつ実用的であるという点にある。また重要なことは、（異なるコアをリンクするオンチップネットワークを備えた）マルチコアプロセッサが、提案のＬＥＤベースの光インターコネクトにより動作可能とされ、オンチップネットワークが従来の電気インターコネクトベースの設計よりも著しく低いエネルギ消費量、高い帯域幅密度、狭いフットプリント領域および向上した性能を有するようになるという点にある。それに加えて、小型のＬＥＤでは効率的な放熱がより大きな課題なのでＬＥＤベースの光インターコネクトにとってその加熱効果というのはより重要であるものの、この加熱問題は、オプトエレクトロニック素子３００のパッケージングの改善により容易に対処することが可能である。

大まかにいえば、集積回路は、部分的に処理されたＣＭＯＳ基板に配置された少なくとも１つのトランジスタ２００と、導波路により結合されるように構成された少なくとも１対のオプトエレクトロニック素子３００とを有しており、これらは半導体基板上に集めて配置されている。半導体基板は部分的に処理されたＣＭＯＳ基板に隣接して配置されている。オプトエレクトロニック素子も、トランジスタに電気的に接続されている。また、オプトエレクトロニック素子はシリコンと異なるウエハー材料から形成されている。

それに加えて、図１に記載の提案されている方法は従来の解決策が直面している次の問題に対処することができるという利点を有している。
問題１
集中型プロセスプラットフォーム内において種々様々な光子素子（高速ＬＥＤおよび検知器を含む）ならびに可視光透過導波路を実現するのは困難なことである。シリコンは一般的に、Ｓｉ−ＣＭＯＳトランジスタおよび集積化されたフォトニクスに対応することができるため、オプトエレクトロニック素子を構築するための最適な将来のプラットフォームとして見なされている。しかしながら残念なことに、シリコンは移動可能な荷電粒子と光子との間に弱い相互作用を生じる間接的バンドギャップを有しているので、シリコンを用いて能動光子素子（たとえば、ＬＥＤ）を構築するには障害がある。
問題１の解決策（ｓｏｌｕｔｉｏｎ）
オプトエレクトロニック素子の製造にはＩＩＩ〜Ｖ族の材料がとくに適しているので、図１に記載の提案方法は、電気トランジスタがＣＭＯＳ処理により形成され、オプトエレクトロニック素子がＩＩＩ〜Ｖ族の材料から形成されるようになっている図１に記載のステップ１０４に説明されているようなＬＥＤベースのオンチップ光インターコネクトを可能とするように考案されている（すなわち、図１〜図５を参照）。
問題２
オンチップ光インターコネクトを可能にするための従来の解決策は、発光源としてオフチップレーザーを利用することに依存する傾向があるが、このようなアプローチには欠点がある。まず、レーザーはその高いしきい値電流のためにかなりの量の電力を消費してしまう。接続が散発的にしか用いられない場合でさえもレーザーによる電力消費量は一定のままである。というのは、レーザーの連続波長が外部から通信データにより変調されるようになっているため、光インターコネクトを通じた実際のデータの送信にかかわらずレーザーによる電力消費量が高くなってしまうからである。次に、外部の変調器が複数の増幅段階を備えたドライバを必要とし、駆動要件がとくに厳格な高速データ変調の場合にこのドライバが大量の駆動電力を消費してしまう。さらに、変調器の挿入損失（通常５ｄＢ超える）が光電力予算を悪化させるため、レーザーからのさらに大きな出力電力が必要となる。
問題２の解決策
提案されている方法の場合、オンチップ光インターコネクトのための他の発光源、たとえば直接変調ＬＥＤが考えられている。まず、ＬＥＤがしきい値電流なしでスイッチがオンとなる信頼可能な発光源として機能する。具体的にいえば、ＬＥＤの動作電圧がスイッチオン電圧（ＴｏＶ）と名付けられる最小しきい値を超えると、電流の流れおよび光の出力が電圧の上昇とともに指数関数的に上昇する。ＴｏＶ値未満の場合、ＬＥＤはスイッチがオフとなり、無視できる量の電流がＬＥＤを流れるので、最小限の電力が消費され、浪費されることになる。次いで、外部の変調器がもはや必要なくなるため、オンチップ光インターコネクトにおいてＬＥＤを用いることにより著しい電力消費量の節約を達成することが可能となる。
問題３
固体発光源としてＩｎＧａＮ／ＧａＮ・ＭＱＷ・ＬＥＤ構造が一般的に用いられている。しかしながら、この構造を備えたＬＥＤは室内照明に用いるように設計されているのが一般的である。オンチップ通信についていえば、通常、できるだけ広い変調帯域幅を有していることが望ましい。しかしながら、重要なことは、ＬＥＤが比較的狭い変調帯域幅を有するように構成されかつそれが１Ｇｂ／ｓ未満であったとしても、依然としてオンチップ通信には非常に役立つという点にある。比較として、最近のテレコミュニケーション用のレーザーは４０Ｇｂ／ｓを超える帯域幅を有している。
問題３の解決策
帯域幅の制限は、注入される電子またはホールの自然発生的な放射性再結合の存続期間により基本的には決まり、この存続期間はおそらくナノ秒の範囲内である。しかしながら、活性層の電子およびホールの濃度を増大させることによってまたは２分子再結合を改善することよって、ＬＥＤを高周波側にシフトさせることに最近成功した（文献に記載）。したがって、図１に記載の提案されている方法に基づいて、集積化されたオンチップ通信のためのミクロサイズのＩｎＧａＮ・ＭＱＷＬＥＤが実現可能でありかつ実用性が高い。たとえば、シミュレーションによる評価により、１０μｍＬＥＤによる１０μｍの周波数応答が５ＧＨｚ超えを達成することが見出されている。また、サイズが縮小されたＬＥＤの場合の３ｄＢの帯域幅の増大は、ＬＥＤが小さいと放射性再結合速度が上昇することにより説明可能であり、このことは、直径が５μｍのマイクロディスク青色ＬＥＤに対して行われた実験の測定結果と十分一致している（文献ベース）。
問題４
どのようにして（シリコンベースの）トランジスタおよびオプトエレクトロニック素子を既存の既知の解決策を用いて容易にかつ安価に集積化させるかという問題がある。
問題４の解決策
ＬＥＤベースの光インターコネクトの光検出および光放射を可能とするために、図１に記載の提案されている方法を用いて、ＩｎＧａＮ／ＧａＮ光検出器およびＩｎＧａＮ／ＧａＮ・ＬＥＤを単一エピタキシャル成長プロセスにより製造することが可能である。光放射層と光吸収層との間の光結合を効率的なものとすることにより（たとえば、図１１ａに記載のＩｎＧａＮ層１１０４ｂおよびＩｎＧａＮ・ＭＱＷ層１１０４ｆ参照）、下層の光放射層（たとえば、図１１ａに記載のＩｎＧａＮ・ＭＱＷ層１１０４ｆ）において損失が低くかつ効率が高い検出が担保される。光吸収層は光検出器の層を言い換えたものである。性能シミュレーションによって、導波路（たとえば、ＳｉＮｘからなる）と集積化されるＩｎＧａＮ／ＧａＮ光検出器が直角入射検知器（ｎｏｒｍａｌ−ｉｎｃｉｄｅｎｔ ｄｅｔｅｃｔｏｒ）と比較してより高い応答度を有していることが見出されている。というのは、吸収層（たとえば、図１１ａに記載のＩｎＧａＮ層１０４ｂ）内の光伝搬距離がはるかに長いからである。この高い応答度は、信号の受信に必要となる光の電力が減るためにシステムの電力予算の削減が可能となることを示す。能動素子と受動素子との間の低損失導波路（すなわち、４００ｎｍ〜５００ｎｍの光波長の下で動作して損失が１ｄＢ／ｃｍ未満）および低結合損失（すなわち、１ｄＢ未満）が光インターコネクトの低電力動作（本発明者らにより提案されている方法を用いて可能となる）を担保するのに重要である。
問題５
電気インターコネクトにより消費される電力が電気インターコネクトの容量、供給電圧およびクロック周波数に関係があることが分かっている。この容量がインターコネクトの長さおよび設定されたクロック周波数（インタコネクトの帯域幅に影響を与える）の増大とともに上昇するので、光インターコネクトの電力消費量は距離および帯域幅の増大とともに上昇する。もっといえば、インターコネクト遅延時間を改善するために、長いワイヤーが通常短いワイヤーに分割され、リピータがその間に設けられ、それにより、総ワイヤー結合容量、ひいてはインターコネクトの電力消費量が増大させられる。電気インターコネクトは、設計が極めて挑戦的なものであったとしても、依然として約２８〜３２ｆＪ／ｂｉｔ／ｍｍを消費し、最悪の場合、２０ｍｍ×２０ｍｍという典型的な寸法を有するチップ上で一方のチップ端から他方のチップ端まで１データビットの送信に送信エネルギが６００ｆＪになってしまう。
問題５の解決策
図１に記載の提案されている方法を用いて、オンチップ通信の電力効率を改善するためにＬＥＤイネイブルド光インターコネクト（ＬＥＤ−ｅｎａｂｌｅｄ ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｓ）が（電気ベースの）ＣＭＯＳトランジスタと集積化される。詳細にいえば、提案されている方法により、ＬＥＤイネイブルド光インターコネクトをＣＭＯＳトランジスタと密に集積化させることが可能となる。図２および図３に記載のように、ＣＭＯＳトランジスタがＳｉ−ＣＭＯＳ基板２０２上に形成され、オプトエレクトロニクス素子および導波路がＩＩＩ〜Ｖ族の基板３０２上に形成されている。また上述のように、図１２ｂには、（提案されている方法により可能となる）ＬＥＤベースの光インターコネクトを利用するように構成された変形ＳＭＡＲＴマイクロアーキテクチャ１２５０が示されている。詳細にいえば、光子データ通信（ｐｈｏｔｏｎｉｃｓ ｄａｔａ ｃｏｍｍｕｎｉｃａｔｉｏｎ）により実現される距離非依存性低電力送信特性（ｄｉｓｔａｎｃｅ−ｉｎｄｅｐｅｎｄｅｎｔ ｌｏｗ−ｐｏｗｅｒ ｔｒａｎｓｍｉｓｓｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有利に利用するために、バイパスリンクが、ＬＥＤ、導波路およびカプラー（ｃｏｕｐｌｅｒ）を有する光インターコネクトで置換される。

本発明が図面および先の説明により詳細に例示され、説明されているが、このような図面および明細書は例示および説明をのみ意図したものであり、限定を意図したものではない。本発明は開示されている実施形態に限定されるものではない。本願発明の実施にあたって、当業者は、開示の実施形態の以外の複数の変形例を考え、実施してもよい。

たとえば、集積回路についていえば、すべての光インターコネクトがＬＥＤベースの光インターコネクト として形成されなくともよい 。すなわち、いくつかの光インターコネクトを従来の電気インターコネクトとして形成し、その他の光インターコネクト を図１に記載の方法のステップ１０６に従ってＬＥＤベースの光インターコネクトとして形成するようにしてもよい。また、図１に記載の方法に用いることが可能な他のＩＩＩ〜Ｖ族の材料には、必要に応じて、ＩｎＧａＰ（赤色領域の波長に対応するため）またはＧａＡｓ／ＡｌＧａＡｓ／ｌｎＧａＡｓ（近赤外領域、すなわち８５０ｎｍ、１３１０ｎｍ、１５５０ｎｍの波長に対応するため）が含まれる。また、ＬＥＤベースの光インタコネクが双方向特性を有することに留意されたい。たとえば、ＬＥＤおよびそれに対応する光検出器は同等の素子であって、単に異なるバイアス条件の下で動作しているだけである。もっといえば、上記の内容は図６に示されている概略図ついては正しいものの、図１１ａの場合には、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２とＩｎＧａＮ／ＧａＮ光検出器１１０４との間の構造が異なるため正しくないことに留意されたい。とはいうものの、ＩｎＧａＮ／ＧａＮ・ＬＥＤ１１０２とＩｎＧａＮ／ＧａＮ光検出器１１０４とは理論上依然として双方向に動作可能である。ただし、リンク性能が各方向で異なっている。さらに、各ＬＥＤベースの光インターコネクトが１対１（すなわち、２地点間）リンクとして形成されることに限定されない。たとえば、ＬＥＤベースの光インターコネクトは、実際のところ、１対多数リンクとして形成されてもよいし、多数対１リンクとして形成されてもよいし、または、多数対多数リンクとして形成されてもよい（後の２つのタイプのリンクは時間多重化技術の利用を必要としうる）。それに加えて、ＬＥＤに代えてＯＬＥＤがオプトエレクトロニック素子３００として形成される場合、ＩＩＩ〜Ｖ族の基板３０２に代えて適切な有機材料が用いられることになる。さらに、図３ａに記載のステップ１０４２を実行する前にＩＩＩ〜Ｖ族の基板３０２上に所望の素子メサを形成するために選択的−領域再成長を用いることも可能である。図１４は、変形例を基にしてＩｎＧａＮ・ＬＥＤ７００の構成部品用のさまざまな例示の設計パラメータを示す表１４００である。いうまでもなく、図１４に記載の設計パラメータは、前の図１０の表１０００に記載されたパラメータを改善したものである。

Claims (24)

1. 集積回路を形成する方法であって、
   半導体基板上に配置される少なくとも第一のウエハー材料から少なくとも第一及び第二のオプトエレクトロニック素子を形成する工程（ｉ）と、
   誘電材料である第二のウエハー材料で充填されるべき第一の凹部を形成するように前記第一のウエハー材料をエッチングする工程（ｉｉ）と、
   前記第一及び第二のオプトエレクトロニック素子を結合する導波路を形成して光インターコネクトを画定することによって、光子ウエハーを形成するよう前記第二のウエハー材料を処理する工程（ｉｉｉ）と、
   少なくとも１つのトランジスタを有する少なくとも１つの部分的に処理されたＣＭＯＳ素子層を前記光子ウエハー上に接合させる工程であって、前記光子ウエハーの前記光インターコネクトが前記部分的に処理されたＣＭＯＳ素子層の下方に配置される工程（ｉｖ）と、を含み、
   前記第一のウエハー材料がシリコンとは異なるものである、方法。
2. シリコンとは異なる前記第一のウエハー材料がＩＩＩ〜Ｖ族の半導体材料または有機材料を含む、請求項１に記載の方法。
3. 前記ＩＩＩ〜Ｖ族の半導体材料がＧａＮ、ＩｎＧａＰ、ＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓを含む、請求項２に記載の方法。
4. 前記第二のウエハー材料が窒化ケイ素を含む、請求項１乃至３のうちのいずれか一項に記載の方法。
5. （ｖ）前記集積回路を形成するために、前記少なくとも１つのトランジスタと前記第一又は第二のオプトエレクトロニック素子との間に電気的接続を形成することをさらに含む、請求項１乃至４のうちのいずれか一項に記載の方法。
6. 前記電気的接続を形成することが、前記光インターコネクトへのアクセスを可能とする第二の凹部を形成するように前記部分的に処理されたＣＭＯＳ素子層を処理し、その後、前記第二の凹部を第一の電気絶縁材料で充填することと、前記少なくとも１つのトランジスタを前記第一又は第二のオプトエレクトロニック素子に電気的に接続するように前記第一の電気絶縁材料を処理することとをさらに含む、請求項５に記載の方法。
7. 前記第一の電気絶縁材料が二酸化ケイ素を含む、請求項６に記載の方法。
8. 前記第一及び第二のオプトエレクトロニック素子が光検出器および発光素子からなる群から選択される、請求項１乃至７のうちのいずれか一項に記載の方法。
9. 前記発光素子が発光ダイオード（ＬＥＤ）または有機ＬＥＤを含む、請求項８に記載の方法。
10. 少なくとも前記少なくとも１つのトランジスタを有する前記部分的に処理されたＣＭＯＳ素子層を取得するようにさらなる半導体基板にＣＭＯＳ処理を実行することと、前記さらなる半導体基板から前記部分的に処理されたＣＭＯＳ素子層を取り除くこととをさらに含む、請求項１乃至９のうちのいずれか一項に記載の方法。
11. 前記さらなる半導体基板がシリコン・オン・インシュレータ基板を含む、請求項１０に記載の方法。
12. 前記工程（ｉｉ）の後に且つ前記第二のウエハー材料で前記第一の凹部を埋める前に、前記第一のウエハー材料を覆うように第二の電気絶縁材料を堆積させることと、化学機械研磨を用いて、堆積された前記第二の電気絶縁材料を平坦化することとをさらに含む、請求項１乃至１１のうちのいずれか一項に記載の方法。
13. 前記工程（ｉｉ）と前記工程（ｉｉｉ）との間において、前記第一の凹部が前記第二のウエハー材料で充填された後、前記第二のウエハー材料を化学機械研磨を用いて平坦化することを含む、請求項１乃至１２のうちのいずれか一項に記載の方法。
14. 前記工程（ｉｉｉ）において、前記導波路を形成するように前記第二のウエハー材料を処理することがリソグラフィおよび／またはエッチングを用いることを含む、請求項１乃至１３のうちのいずれか一項に記載の方法。
15. 前記工程（ｉｉｉ）と前記工程（ｉｖ）との間において、前記第一のウエハー材料および前記第二のウエハー材料を覆うように第三の電気絶縁材料を堆積させることと、堆積された前記第三の電気絶縁材料を化学機械研磨を用いて平坦化させることとをさらに含む、請求項１乃至１４のうちのいずれか一項に記載の方法。
16. 前記第二の凹部を形成するように前記部分的に処理されたＣＭＯＳ素子層を処理することがエッチングおよび／または機械的研削を用いることを含む、請求項６に記載の方法。
17. 前記第一の電気絶縁材料で前記第二の凹部を埋めることが、前記第一の電気絶縁材料を化学機械研磨を用いて平坦化させることをさらに含む、請求項６に記載の方法。
18. 前記少なくとも１つのトランジスタを前記第一又は第二のオプトエレクトロニック素子に電気的に接続させるように前記第一の電気絶縁材料を処理することが、前記第一の電気絶縁材料内に複数のビアホールを形成することと、該複数のビアホールを導電性材料で充填することとを含む、請求項６に記載の方法。
19. 前記第一のウエハー材料が、各層が異なる材料から形成される複数の層のウエハー材料を含む、請求項１乃至１８のうちのいずれか一項に記載の方法。
20. 集積回路であって、
    ＣＭＯＳ素子層内に配置される少なくとも１つのトランジスタと、
    導波路により結合されて光インターコネクトを半導体基板上に画定するように構成された少なくとも第一及び第二のオプトエレクトロニック素子を備えるとともに前記ＣＭＯＳ素子層に接合された光子ウエハーと、を備えており、
    前記光インターコネクトが、前記ＣＭＯＳ素子層の下方に配置されており、
    前記第一又は第二の第オプトエレクトロニック素子が前記少なくとも１つのトランジスタに電気的に接続されるように構成されており、
    前記第一及び第二のオプトエレクトロニック素子がシリコンとは異なる少なくとも第一のウエハー材料から形成されており、
    前記導波路が、前記第一のウエハー材料内に形成される第一の凹部内に堆積される第二のウエハー材料から形成されるように構成されており、
    前記第二のウエハー材料が誘電材料である、集積回路。
21. 前記シリコンとは異なる第一のウエハー材料がＩＩＩ〜Ｖ族の半導体材料または有機材料を含む、請求項２０に記載の集積回路。
22. 前記ＩＩＩ〜Ｖ族の半導体材料がＧａＮ、ＩｎＧａＰ、ＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓを含む、請求項２１に記載の集積回路。
23. 前記集積回路が単一のプロセッサとしてまたはプロセッサの一部として形成されてなる、請求項２０乃至２２のうちのいずれかの一項に記載の集積回路。
24. 前記第二のウエハー材料が窒化ケイ素を含む、請求項２０乃至２３のうちのいずれかの一項に記載の集積回路。