JP2022550015A - 半導体デバイスを製造する方法およびその半導体デバイス - Google Patents

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Abstract

【課題】半導体デバイス（２００）を製造する方法を提供すること。【解決手段】記載の実施形態によれば、方法は、（ｉ）基板層（２０８）と基板層（２０８）に取り付けられたデバイス層（２１０）とを備えるＩＩＩ－Ｖ半導体材料層（２０６）を形成することと、（ｉｉ）少なくとも１つのトランジスタ（２０５）を有する部分処理済みＣＭＯＳデバイス層（２０４）に導電性中間層（２２８）を結合する前に、デバイス層２１０に導電性中間層（２２８）を形成することと、を含む。【選択図】図２

Description

本開示は、半導体デバイスを製造する方法、および半導体デバイスにも関する。
相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を、ＩＩＩ－Ｖデバイスを含むものなど、他の特殊な集積回路と集積化する、多数の方法が使用されてきた。これらの方法のほとんどは、集積回路をパッケージ・レベルで統合するものであり、それには、ＩＩＩ－ＶデバイスがＣＭＯＳデバイスからの別個のウェハ上で並行して処理され、続いて、デバイス製造後にチップまたはウェハ・レベルで統合され相互接続される、並列的集積化プロセス・フローが含まれる。より望ましい方策は、これらの集積回路をモノリシックに集積化するものであり、これはパッケージングのサイズおよびコストを低減させる可能性がある。パッケージ・レベルの集積化方法とは対照的に、モノリシック集積化プロセスは、全てのデバイスが様々な連続ステップでウェハ・フロー上に製造され、次にバックエンド・プロセス、例えばバックエンド・シリコンＣＭＯＳプロセスを使用して全て一度に相互接続される、直列的シーケンスを伴う。
ＩＩＩ－Ｖ材料をＣＭＯＳと集積化する様々なモノリシック・プロセスには、可視光を発光または検出することができる、ＩＩＩ－Ｖデバイスが関与する。かかるモノリシック・プロセスの一例が図１に示される。図１は、既存の技術で使用される、上部ＣＭＯＳ「フロントエンド」トランジスタ層１０２および多層ＩＩＩ－Ｖ光電子デバイス１０４の並列構成１００を示している。なお、単純にするため、ＣＭＯＳチップの「バックエンド」（例えば、ＣＭＯＳトランジスタ層１０２のＣＭＯＳトランジスタをＩＩＩ－Ｖ光電子デバイス１０４および他のＣＭＯＳトランジスタに接続する、相互接続層および誘体）は示されていないことに留意すべきである。この並列構成１００では、シリコンＣＭＯＳトランジスタ層１０２およびＩＩＩ－Ｖデバイス１０４は、平面図のウェハの視点から見て（即ち、ウェハの上面から見た場合）同じ面積を占めることができない。埋込みＩＩＩ－Ｖエピタキシャル・スタック１０６の上に元々あった上部シリコン層（図示なし）が除去されると、ＩＩＩ－Ｖデバイス１０４が処理されるので、一般的に、図１のこの並列構成１００が使用される。埋込みＩＩＩ－Ｖエピタキシャル・スタック１０６の上方にある上部シリコン層が（例えば、エッチングによって）除去されると、埋込みＩＩＩ－Ｖデバイス層１０６を、エッチングおよび堆積などの標準的なトップダウン・プロセス・ステップで処理して、ＩＩＩ－Ｖデバイス１０４を形成することができる。埋込みＩＩＩ－Ｖデバイス層１０６が適所に置かれた上部シリコン層で最初に被覆されているとき、これらのプロセス・ステップを開始できないことは明白である。図１に示されるように、このプロセスはまた、上部ＣＭＯＳ「フロントエンド」トランジスタ層１０２の下方にある埋込みＩＩＩ－Ｖデバイス層１０８を未処理のまま残す。更に、ＩＩＩ－Ｖデバイス１０４の効率的な発光領域１１２は上部シリコン層の下方に存在しないことがあるので、ＩＩＩ－Ｖデバイス１０４は、シリコン基板１１０による可視光の吸収を回避するため、上側（即ち、シリコン基板１１０とは反対側）から操作する必要がある。したがって、図１のモノリシック・プロセス構成１０００の場合はデバイス密度の限界がある。
デバイス密度の限界があること以外に、光電子ＩＩＩ－Ｖデバイス１０４には上面発光または検出が必要であることは、図１に示されるこの並列構成で導入される、かかるＩＩＩ－Ｖ光電子デバイス１０４が、より厳密な設計要件を有するであろうことを意味する。例えば、ＩＩＩ－Ｖデバイス１０４がＩＩＩ－Ｖ発光ダイオード（ＬＥＤ）である一実施形態では、できるだけ多くの光１１６を上方に向けることが可能になるように、ＬＥＤ構造を規定するエピタキシャル層スタック１０６とＬＥＤの上の接点メタライゼーション１１４とを設計することが必要である。図１に示されるように、例えば、ＬＥＤに対する接点メタライゼーション１１４は、光１１６をＬＥＤの外に透過させるのを可能にするために、開口部を、即ち金属接点の窓を有する必要がある。接点メタライゼーション１１４の窓は、図１に示される接点１１４の環状形状の上面図１１７によって例証される。これが必要なことにより、ＬＥＤ全体の効率的な電流注入と、どれぐらいの量の光１１６をＬＥＤの上面から透過させることができるかとの間にトレードオフがもたらされる。加えて、シリコン集積回路内のバックエンド相互接続部（図示なし）は、これらの相互接続部が放射光１１６をブロックしないように、ＬＥＤ発光領域１１２の周りにルーティングする必要がある。
上述したＬＥＤの上面における電流注入と発光とのトレードオフの大きさは、ＩＩＩ－Ｖデバイス層１０６の上部ｐ＋半導体層１１８内で電流が横方向に拡散する能力に大きく依存する。ＩＩＩ－ＶデバイスがＧａＮ ＬＥＤである一実施形態では、上部ｐ＋ＧａＮ層は、一般的にマグネシウム（Ｍｇ）でドープされ、ｎ＋ＧａＮまたは金属と比較すると高い横方向の抵抗を有する。それ故、この場合、ＧａＮ ＬＥＤの上面におけるメタライゼーションがある程度排除されるという大幅な不利益がある。したがって、従来技術の並列構成１００では、ＬＥＤが非効率的になるとともに、デバイス密度が減少し最適でなくなる。したがって、上述の問題に対処し、および／または有用な代替例を提供する、半導体デバイスを製造する方法および半導体デバイスを提供することが望ましい。
更に、後続の詳細な説明および添付の特許請求の範囲を、添付図面および本開示のこの背景技術と併せ読むことにより、他の望ましい特徴および特性が明白となるであろう。
本出願の態様は、半導体デバイスを製造する方法および半導体デバイスに関し、特に、ＣＭＯＳデバイス層とＩＩＩ－Ｖデバイス層との間に形成される導電性中間層を含む、半導体デバイスに関する。
第１の態様によれば、半導体デバイスを製造する方法が提供され、方法は、（ｉ）基板層と基板層に取り付けられたデバイス層とを備えるＩＩＩ－Ｖ半導体材料層を形成することと、（ｉｉ）少なくとも１つのトランジスタを有する部分処理済みＣＭＯＳデバイス層に導電性中間層を結合する前に、デバイス層に導電性中間層を形成することを含む。
導電性中間層を部分処理済みＣＭＯＳデバイス層に結合する前に、デバイス層に導電性中間層を形成することによって、ＩＩＩ－Ｖ半導体材料層のデバイス層に含まれるＩＩＩ－Ｖデバイスの接触抵抗が低減される。更に、導電性中間層を形成することによって、導電性中間層の横方向の導電性が高いことにより、ＩＩＩ－Ｖデバイス層に含まれるＩＩＩ－Ｖデバイスを部分処理済みＣＭＯＳ層の下方に配置する（またはそれによって被覆する）ことができる。これは、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイスのデバイス密度の増加に結び付く。特に、ＩＩＩ－Ｖ＋ＣＭＯＳデバイス回路の最終密度には、シリコンＣＭＯＳが占める面積、およびＣＭＯＳデバイスをＩＩＩ－Ｖデバイスに接続するのに必要な相互接続部が占める面積によって規定される限界がある。このことにより、ＩＩＩ－Ｖデバイスが消費する空間が無視できる程度であると仮定される。図１に示されるような従来技術の並列構成１００に関しては、ＩＩＩ－Ｖデバイスが消費する空間が無視できる程度であるという仮定は成り立たない。一方、上述したように、本発明の方法は、ＩＩＩ－Ｖデバイス層に含まれるＩＩＩ－Ｖデバイスを部分処理済みＣＭＯＳ層の下方に配置することができるので、ＩＩＩ－Ｖ＋ＣＭＯＳ回路の有効面積は、ＩＩＩ－Ｖ＋ＣＭＯＳデバイス回路の最終密度を達成するために、シリコンＣＭＯＳ面積および相互接続部のための面積のみを含む。
更に、デバイス密度の増加によって、集積回路のコスト減少を達成することができる。これは、より高いデバイス密度によって、ウェハ毎により多くのチップを製造できるようになり、各集積回路の製造コストが減少するためである。加えて、ＩＩＩ－Ｖデバイス層に含まれるＩＩＩ－Ｖデバイスを部分処理済みＣＭＯＳ層の下方に配置することができるため、導電性中間層を形成することによって、バックエンド相互接続部のレイアウト設計の自由度が高くなる。レイアウトの詳細、およびこれらの利点の少なくともいくつかがどのように達成されるかについて、図２に関連して以下で考察する。
方法は、導電性中間層を部分処理済みＣＭＯＳデバイス層に結合することを含んでもよい。
ＩＩＩ－Ｖ半導体材料層を形成することは、デバイス層を基板層上にエピタキシャル堆積させることを含んでもよい。
デバイス層は、上側デバイス表面と、下側デバイス表面と、上側デバイス表面と下側デバイス表面との間の活性光学領域とを有する光電子デバイスを含んでもよく、下側デバイス表面は基板層に取り付けられ、光の通過は下側デバイス表面を介する。
基板層は光透過性基板を含んでもよい。
方法は、ＣＭＯＳデバイス層が導電性中間層に結合された後、基板層を除去することを含んでもよい。
方法は、基板層を除去した後、光透過性基板を光電子デバイスの下側デバイス表面に結合することを含んでもよい。基板層を除去すると、光透過性基板は、半導体デバイスを構造的に支持し、光が下側デバイス表面を介して通過するのを可能にする役割を果たす。
方法は、ＣＭＯＳデバイス層の少なくとも１つのトランジスタを光電子デバイスに電気的に接続するため、ビアおよび金属線を形成することを含んでもよい。
方法は、ＣＭＯＳデバイス層を導電性中間層に結合する前に、結合材料を導電性中間層に堆積させることを含んでもよく、方法は、結合材料を化学機械的に研磨することを含んでもよい。結合材料を堆積させること、および結合材料を化学機械的に研磨することによって、有利には、ＣＭＯＳデバイス層が導電性中間層に結合されたとき、ＣＭＯＳデバイス層と導電性中間層との間の接着が改善される。
導電性中間層はインジウム・スズ酸化物を含んでもよい。
第２の態様によれば、少なくとも１つのトランジスタを有する部分処理済みＣＭＯＳデバイス層と、基板層および基板層に取り付けられたデバイス層を備えるＩＩＩ－Ｖ半導体材料層と、部分処理済みＣＭＯＳデバイス層およびデバイス層に取り付けられ、それらの間に挟まれた導電性中間層とを備える、半導体デバイスが提供される。
デバイス層は、上側デバイス表面と、下側デバイス表面と、上側デバイス表面と下側デバイス表面との間の活性光学領域とを有する光電子デバイスを含んでもよく、下側デバイス表面は基板層に取り付けられ、光の通過は下側デバイス表面を介する。
基板層は光透過性基板を含んでもよい。光透過性基板は、半導体デバイスを構造的に支持し、光が下側デバイス表面を介して通過するのを可能にする役割を果たす。
１つの態様に関する特徴は、他の態様に適用可能であってもよいことが認識されるべきである。したがって、実施形態は、導電性中間層を部分処理済みＣＭＯＳデバイス層に結合する前に、導電性中間層をＩＩＩ－Ｖ半導体材料層のデバイス層に形成することを含む、半導体デバイスを製造する方法を提供する。これにより、有利には、ＩＩＩ－Ｖ半導体材料層のデバイス層に含まれるＩＩＩ－Ｖデバイスの接触抵抗の低下が達成される。導電性中間層を形成することによって、導電性中間層の横方向の導電性が高いこと（例えば、１００Ω／ｓｑ未満）により、ＩＩＩ－Ｖデバイス層に含まれるＩＩＩ－Ｖデバイスを部分処理済みＣＭＯＳ層の下方に配置することができる。これは、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイスのデバイス密度の増加に結び付く。加えて、デバイス密度の増加によって、集積回路のコスト減少を達成することができる。更に、ＩＩＩ－Ｖデバイス層に含まれるＩＩＩ－Ｖデバイスを部分処理済みＣＭＯＳ層の下方に配置することができるため、導電性中間層を形成することによって、バックエンド相互接続部のレイアウト設計の自由度が高くなる。
以下、実施形態について、例として、添付図面を参照して記載する。
従来技術によるＩＩＩ－ＶおよびＣＭＯＳデバイスのモノリシック集積化の並列構成を示す概略構造図である。 導電性中間層がＩＩＩ－Ｖ半導体材料層の部分処理済みＣＭＯＳデバイス層とデバイス層との間に形成される、第１の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイスを示す概略構造図である。 ＩＩＩ－Ｖデバイスが発光ダイオード（ＬＥＤ）であり、光が半導体デバイスの下側から出ることを可能にするため、ＩＩＩ－Ｖ半導体材料層の少なくとも基板層が除去されている、第２の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイスを示す概略構造図である。 図３と同様であるが、ＩＩＩ－Ｖ半導体材料層の基板層が除去される代わりに光透過性基板に置き換えられている、第３の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイスを示す概略構造図である。 一実施形態による、図２～図４の半導体デバイスを製造する方法のステップを示すフローチャートである。 図１の従来技術で使用される並列構成による回路レイアウトを示す上面図である。 図２～図４の半導体デバイスの構成を組み込んだ、一実施形態による回路レイアウトを示す上面図である。 図２に示されるものと同様の構造を有する、製造された実際の半導体デバイスを示す断面電子顕微鏡（ＥＭ）画像である。
例示的実施形態は、半導体デバイスを製造する方法および半導体デバイスに関し、特に、ＣＭＯＳデバイス層とＩＩＩ－Ｖデバイス層との間に形成される導電性中間層を含む、半導体デバイスに関する。
図２は、第１の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイス２０２の概略構造２００を示している。半導体デバイスにおいて集積化されるＩＩＩ－Ｖデバイスの特定のタイプおよび／または用途に応じて、半導体デバイス２０２の構造の変形例が存在し、これらを図３および図４に関連して考察する。図２～図４の全てにおいて、明解にするため、バックエンド・メタライゼーションは図示しない。
半導体デバイス２０２は、少なくとも１つのトランジスタ２０５とＩＩＩ－Ｖ半導体材料層２０６とを有する、部分処理済みＣＭＯＳデバイス層２０４を備える。本実施形態では、部分処理済みＣＭＯＳデバイス層２０４は、Ｓｉ（１００）基板上に形成され、約１０００ｎｍの厚さを有するシリコンＣＭＯＳフロントエンド・トランジスタを含むが、他のタイプのＣＭＯＳデバイスが、異なる厚さの部分処理済みＣＭＯＳデバイス層２０４に含まれてもよい。ＩＩＩ－Ｖ半導体材料層２０６は、基板層２０８と基板層２０８に取り付けられたデバイス層２１０とを備える。一実施形態では、デバイス層は、例えば、分子ビーム・エピタキシー（ＭＢＥ）または有機金属気相成長（ＭＯＣＶＤ）技術によって、基板層２０８上にエピタキシャル堆積される。基板層２０８は、本実施形態ではシリコン（Ｓｉ）（１１１）基板であるが、他のＣＭＯＳ適合性基板が使用されてもよい。Ｓｉ（１１１）基板は厚さ約７２５μｍである。図２に示される本実施形態では、半導体デバイス２０２はまた、任意に、基板層２０８とデバイス層２１０との間に挟まれたバッファ層２１２を含む。バッファ層２１２は、例えば、基板層２０８とデバイス層２１０との間の格子不整合の結果として生じる、欠陥の伝播を低減する役割を果たす。バッファ層２１２は、一般に、ＩＩＩ－Ｖオン・シリコン基板で、例えばシリコン基板上のＧａＮ系デバイス層で、それらの結晶格子定数の差によって使用される。例えば、ＧａＮオン・シリコン基板では、バッファ層２１２は、傾斜ＡｌＧａＮバッファ層２１４および非ドープＧａＮバッファ２１６など、サブバッファ層２１４、２１６を含んでもよい。別の例では、ＧａＡｓオン・シリコン基板の場合、Ｇｅ／ＧａＡｓバッファ層２１２が使用されてもよい。他の実施形態では、バッファ層２１２は不要であり、そのため、基板層２０８がデバイス層２１０に直接取り付けられてもよい。
デバイス層２１０はＩＩＩ－Ｖデバイス２１７を含む。ＩＩＩ－Ｖデバイス２１７は、電子デバイスまたは光電子デバイスであってもよい。ＩＩＩ－Ｖ電子デバイスおよびＩＩＩ－Ｖ光電子デバイスは、光の受信および送信に関与するＩＩＩ－Ｖ光電子デバイスが、光を放射および／または受信する部分的にブロックされない活性光学領域を少なくとも要するであろうことを除いて、同様のデバイス構造を共有してもよい。図２に示される本実施形態では、ＩＩＩ－Ｖデバイス２１７は、上部デバイス電極層２２０と下部デバイス電極層２２２との間に形成される活性層２１８を備える。図２に示されるように、活性層２１８は、複数の材料層を、例えば、電子デバイス（例えば、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）もしくは高電子移動度トランジスタ（ＨＥＭＴ））のための活性電子層、または光電子デバイス（例えば、発光ダイオードもしくはレーザー）のための活性光電子層を含む。ＩＩＩ－ＶデバイスがＧａＡｓ ＨＢＴである一実施形態では、上部デバイス電極層２２０および下部デバイス電極層２２２はそれぞれ、ｎドープＧａＡｓ層を含んでもよい。したがって、上部デバイス電極層２２０は上側デバイス表面２２４を形成し、下部デバイス電極層２２２は下側デバイス表面２２６を形成する。図２に示されるように、本実施形態の上側デバイス表面２２４および下側デバイス表面２２６は平坦面である。基板層２０８が光学的に透明ではないＳｉ（１１１）基板を含む本実施形態では、ＩＩＩ－Ｖデバイス２１７は、光を受信および／または放射する必要がない電子デバイスを含む。しかしながら、当業者には認識されるように、基板層２０８がＳｉ（１１１）基板を含み、またＩＩＩ－Ｖデバイスが完全にＣＭＯＳデバイス層２０４の下にある場合であっても、相互接続部（例えば、タングステン・プラグ／パッド２３２）がＣＭＯＳデバイス層２０４によってブロックされないという事実は、ＣＭＯＳデバイス層２０４と相互接続部との間にギャップがあってもよいことを意味する。したがって、この場合であっても、光はこれらのギャップから外に散乱することができる。それ故、いくつかの実施形態では、基板層２０８がＳｉ（１１１）基板を含む場合であっても、ＩＩＩ－Ｖデバイス２１７は光電子デバイスを含んでもよい。これらの実施形態では、発光は少ないが、特定の用途（例えば、光がインジケータとして使用される場合、または低光量照明用）に対しては依然として十分であり得る。別の実施形態では、ＩＩＩ－Ｖ半導体材料層２０６の基板層２０８は、光透過性または光学透明基板を含む。この実施形態では、ＩＩＩ－Ｖデバイス２１７は、ＩＩＩ－Ｖデバイス２１７の下面にある光透過性または光学透明基板を通して光を放射もしくは受信することができるので、光電子デバイスを含んでもよい。ＩＩＩ－Ｖデバイス層２１０がＬＥＤなどのＩＩＩ－Ｖ光電子デバイスを備える実施形態について、以下の図３および図４に関連して考察する。
図２に示されるように、導電性中間層２２８は、デバイス層２１０に取り付けられ、部分処理済みＣＭＯＳデバイス層２０４とデバイス層２１０との間に挟まれる。フロントエンドＣＭＯＳ層２０４が残っている任意の領域における残りの製造プロセスに関してＩＩＩ－Ｖデバイス層２１０へのプロセスアクセスがないことを考えると、フロントエンドＣＭＯＳ層２０４が適所に置かれると、導電性中間層２２８を横方向に形成することは不可能なので、この導電性中間層２２８は、フロントエンドＣＭＯＳ層２０４がＩＩＩ－Ｖ半導体材料層２０６上に移動される前に、デバイス層２１０の全体に適用される。導電性中間層２２８は単一層として図２に示されているが、導電性中間層２２８はまた、複数の伝導層を備えてもよい。導電性中間層２２８は、金属、もしくはインジウム・スズ酸化物（ＩＴＯ）などの伝導性酸化物、またはその２つの組み合わせを含んでもよい。
本実施形態では、二酸化シリコン（ＳｉＯ２）などの結合材料２３０は、導電性中間層２２８上に堆積され、その後、部分処理済みＣＭＯＳデバイス層２０４が導電性中間層２２８に結合される。結合材料２３０は、化学機械的に研磨されてもよく、その後、部分処理済みＣＭＯＳデバイス層２０４が導電性中間層２２８に結合される。結合材料２３０は約５００ｎｍの厚さを有してもよい。
部分処理済みＣＭＯＳデバイス層２０４が、図２に示されるように、ＩＩＩ－Ｖ半導体材料層２０６に結合されると、上部および下部デバイス電極層２２０、２２２それぞれの上に、ＩＩＩ－Ｖデバイス２１７に電気的に接触する伝導性プラグ２３２（例えば、タングステン・プラグ）を形成することができる。これらの伝導性プラグ２３２の上面は、図２に示されるように、部分処理済みＣＭＯＳデバイス層２０４のシリコンＣＭＯＳフロントエンド・トランジスタとほぼ共面である。集積化された半導体デバイス２０２は、次に、別の絶縁材料２３４（例えば、ＳｉＯ２）によって封入することができる。ＣＭＯＳデバイス層２０４の上方に形成されるこの絶縁材料２３４の一般的な厚さは、約８００ｎｍである。バックエンド・シリコンＣＭＯＳプロセスを実施して、ＣＭＯＳデバイス層２０４の少なくとも１つのトランジスタ２０５をＩＩＩ－Ｖデバイス２１７と相互接続して集積回路を形成することができる。例えば、部分処理済みＣＭＯＳデバイス層２０４の少なくとも１つのトランジスタ２０５をＩＩＩ－Ｖデバイス２１７に電気的に接続するため、ビアおよび金属線を形成することができる。これは、更なる伝導性プラグ（例えば、金属プラグ）を、少なくとも１つのトランジスタ２０５上に、またはＩＩＩ－Ｖデバイス２１７のデバイス電極層２２０、２２２に電気的に接触する伝導性プラグ上のどちらかに形成することを含んでもよい。
図２に示されるように、ＩＩＩ－Ｖデバイス層２１０の重要部分を部分処理済みＣＭＯＳデバイス層２０４と重複させることができる。換言すれば、図１で上記に示した並列構成と比較して、より高いデバイス密度を達成することができる。この利点は、部分処理済みＣＭＯＳデバイス層２０４とＩＩＩ－Ｖデバイス層２１０との間に形成される導電性中間層２２８によって提供され、導電性中間層２２８の高い横方向伝導性によって、形成された伝導性プラグ２３２が、ＣＭＯＳデバイス層２０４の縁部を超えて延在するＩＩＩ－Ｖデバイスの小さい面積に接触することができる。その結果、ＩＩＩ－Ｖデバイスの残りは、ＣＭＯＳデバイス層２０４の下方に配置することができる。
図３は、第２の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイス３０２の概略構造３００を示している。同様の特徴には同じ参照番号が付される。図３に示される半導体デバイス３０２の第２の実施形態は、基板層２０８が除去されていることを除いて、図２に示される半導体デバイス２０２と同様の構造を有する。
本実施形態では、半導体デバイス３０２のＩＩＩ－Ｖデバイス３０４は、発光ダイオード（ＬＥＤ）などの光電子デバイスである。この場合、上部デバイス電極層３０８と下部デバイス電極層３１０との間に形成されるＩＩＩ－Ｖデバイス３０４の活性層３０６は、光を放射する複数の量子井戸を備える活性光学層を含んでもよい。複数の量子井戸の一例としては、（Ａｌ）ＧａＮおよびＩｎＧａＮ層の複数の交互層が挙げられる。この実施形態では、上部デバイス電極層３０８は、ＭｇドープＧａＮ層などのｐドープＧａＮ層を含み、下部デバイス電極層３１０は、ＳｉドープＧａＮ層などのｎドープＧａＮ層を含む。したがって、上部デバイス電極層３０８は上側デバイス表面を形成し、下部デバイス電極層３１０は下側デバイス表面を形成し、活性光学層３０６は半導体デバイスのための活性光学領域を形成する。この実施形態ではＧａＮ系デバイスが使用されるが、他のＩＩＩ－Ｖ半導体デバイス、例えばＧａＡｓ系デバイスが使用されてもよい。
ＩＩＩ－Ｖデバイス３０４が光電子デバイスである本実施形態では、基板層２０８は除去されており、光３１２をＩＩＩ－Ｖデバイス３０４から（例えば、ＩＩＩ－Ｖデバイス３０４の活性光学領域から）、下側デバイス表面２２６を介して半導体デバイス３０２の下面３１４から透過させることができる。本実施形態では、半導体デバイス３０２ウェハの上側表面３１６は、支持ウェハまたは支持構造（図示なし）に結合されて、構造３００を機械的に支持する。支持ウェハは、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを電気的に接続するために形成される、バックエンド・メタライゼーション／相互接続部（図３には図示なし）の上部の上に結合される。チップが構造３００から作られる実施形態では、構造３００を備えるウェハ（例えば、直径２００ｍｍ）を、個々のチップ（例えば、数ｍｍ×数ｍｍ）に切り分けなければならない。これら個々のチップははるかに小さいので、支持ウェハを薄くすることができる。更に、チップがホルダ／ＰＣＢ上に搭載される実施形態では、支持ウェハの残りが完全に除去されてもよい。
更に、ＩＩＩ－Ｖデバイス３０４がＬＥＤなどの光電子デバイスである本実施形態では、バックエンド相互接続部のレイアウト設計において、ＩＩＩ－Ｖデバイス３０４の光の放射と関連付けられた問題（例えば、バックエンド相互接続部がＩＩＩ－Ｖデバイス３０４からの発光をブロックすることがあるか否か）を考慮に入れる必要がなくなるので、バックエンド相互接続部（図３には図示なし）のレイアウト設計のより高い自由度が可能である。加えて、半導体デバイス３０２の下面３１４全体を光の透過に使用することができ、したがって、ＩＩＩ－Ｖデバイスの有効光学面積が増加する。
図４は、図３と同様であるが、基板層２０８が除去される代わりに光透過性基板４０４に置き換えられている、第３の実施形態による、ＣＭＯＳおよびＩＩＩ－Ｖデバイスを集積化する半導体デバイス４０２の概略構造４００を示している。図４に示されるように、光透過性基板４０４は、バッファ層２１２を介して、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合される。バッファ層２１２がない別の実施形態では、光透過性基板４０４は下側デバイス表面４０５に直接結合される。いずれの場合も、光透過性基板４０４は下側デバイス表面４０５に結合されるものとみなされる。
光透過性基板４０４は、ガラス基板または他の任意のタイプの光学透明基板を含んでもよい。この場合、光４０８は、半導体デバイス４０２の下面４１０で光透過性基板４０４を通して透過させることができる。ＩＩＩ－Ｖデバイス４０６が光検出器である一実施形態では、図２の実施形態の基板層２０８が除去されているので、任意の波長の光を下面４１０から光検出器に直接衝突させることができる。基板層２０８がシリコン基板である図２の実施形態の場合、シリコン基板の除去は、シリコンのバンド・ギャップ・エネルギー（約１．１ｅＶ）よりも高いエネルギーを有する光子を透過させるのが可能であることを意味する。
更に、ＩＩＩ－Ｖデバイス４０６が光を放射し検出することができるダイオードである一実施形態では、モノリシック集積化の追加の利点によって、ＣＭＯＳデバイス層２０４のＣＭＯＳ回路類が、駆動電流をダイオード４０６に流すのと、ダイオード４０６内部の電流を検出するのとを切り替えるのが可能になる。したがって、ＣＭＯＳ回路類を各モードに対して再構成することができるので、ダイオード・アレイは、検出器およびエミッタの両方として機能することができる。
図４に示される構造４００は、図３の構図３００に基づいて製造することができる。明確にするため、図３に関連して記載するように、図３の構造３００は、半導体デバイス３０２の上側表面３１６に取り付けられた支持ウェハ（図示なし）を含む。支持ウェハは、基板２０８を除去する前に構造３００に機械的強度を提供するため、上側表面３１６に取り付けられる。図４に示される本実施形態では、したがって、構造４００の製造の出発点は、構造４００の上側表面４１２に取り付けられた支持ウェハが存在し、構造４００から基板２０８が取り除かれていることである。上述したように、光透過性基板４０４は次に、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合されて、図４に示される構造４００を形成する。光透過性基板４０４が下側デバイス表面４０５に結合されると、上側表面４１２に既に取り付けられた支持ウェハは除去されてもよく、または保持されてもよい。図３に示される実施形態と同様に、図４に示される本実施形態に関して達成可能なデバイス密度も、図１に示される並列構成によって達成されるよりも高い。更に、図３に示される実施形態と同様に、図４の本実施形態は、ＩＩＩ－Ｖデバイス４０６に対する接触抵抗が低減されること、および半導体デバイス４０２の下面４１０を通る有効光学活性面積がより大きくなることなど、同様の利点を共有する。
図２、図３、および図４は、ＩＩＩ－Ｖデバイス２１７、３０４、４０６の２つの接点（例えば、ソースおよびドレイン接点）のみを示しているが、１つまたは複数の追加の接点（例えば、ゲート接点）がＩＩＩ－Ｖデバイス２１７、３０４、４０６に形成されてもよいことが認識される。
図５は、一実施形態による、図２～図４の半導体デバイス２０２、３０２、４０２を製造する方法５００のステップを示すフローチャートである。特に、全ての半導体デバイス２０２、３０２、４０２は、ステップ５０２からステップ５１２までの同様のプロセス・ステップを共有する。しかしながら、図３の半導体デバイス３０２の製造はステップ５１４に続き、図４の半導体デバイス４０２の製造はステップ５１４およびステップ５１６に続く。これら異なる実施形態の違いは以下の説明で明白となるであろう。
ステップ５０２で、基板層２０８と基板層２０８に取り付けられたデバイス層２１０とを備える、ＩＩＩ－Ｖ半導体材料層２０６が形成される。ＩＩＩ－Ｖ半導体材料を形成することは、デバイス層２１０を基板層２０８上にエピタキシャル堆積させることを含む。形成されたＩＩＩ－Ｖデバイス層２１０は、好ましくは、粒子および欠陥密度が低い高品質のものである。本実施形態では、基板層２０８はシリコン基板を備え、ＩＩＩ－Ｖ半導体デバイス層２１０はＧａＮ系であって、ＧａＮ系デバイス層２１０が有機金属気相成長（ＭＯＣＶＤ）技術を使用してシリコン基板２０８上に堆積される。したがって、ＩＩＩ－Ｖ半導体材料層２０６は、本実施形態では、ＩＩＩ－Ｖ半導体オンＳｉ基板とみなすことができる。図２～図４に関連して考察したように、デバイス層２１０は、ＩＩＩ－Ｖデバイス２１７、３０４、４０６の電気活性層または光学活性層のどちらかを形成してもよい、活性層２１８、３０６を含む。別個に、ＣＭＯＳ適合性ウェハがフロントエンドＣＭＯＳプロセスを通して送られる。本実施形態のＣＭＯＳ適合性ウェハはシリコン（Ｓｉ）ウェハを備えるが、ゲルマニウム（Ｇｅ）ウェハも含んでもよい。フロントエンドＣＭＯＳプロセスの後、トランジスタおよび隔離領域を含むデバイス構造が、ＣＭＯＳ適合性ウェハの表面上に形成される。ＣＭＯＳ適合性ウェハ上のデバイス間の主要な相互接続は、この段階では形成されない。ハンドル・ウェハが、ＣＭＯＳ適合性ウェハの上面（即ち、ＣＭＯＳ適合性ウェハのデバイス構造が形成される面）に取り付けられ、その後、ＣＭＯＳ適合性ウェハが下面（即ち、ウェハ基板の面）でエッチングされて、部分処理済みＣＭＯＳデバイス層２０４が形成される。本実施形態では、部分処理済みＣＭＯＳデバイス層２０４は、１μｍ未満の厚さまで、好ましくは約８００ｎｍまでエッチングされる。したがって、ハンドル・ウェハは、比較的薄い部分処理済みＣＭＯＳデバイス層２０４を機械的に支持する。部分処理済みＣＭＯＳデバイス層２０４のエッチングに関与するプロセスは、簡潔にするためにここでは詳述しないが、関連プロセスについては米国特許第１０，０４９，９４７号で考察されており、この全体を本明細書に組み込む。部分処理済みＣＭＯＳデバイス層２０４は少なくとも１つのトランジスタ２０５を含む。
ステップ５０４で、導電性中間層２２８がデバイス層２１０に形成される。好ましくは、導電性中間層２２８は金属と同様の導電性を有するので、導電性中間層２２８の横方向抵抗が最小限に抑えられる。したがって、導電性中間層２２８は、ＩＩＩ－Ｖデバイス２１７、３０４、４０６のデバイス性能が損なわれないように、導電性中間層２２８の横方向抵抗が許容範囲内（例えば、１００Ω／ｓｑ未満）である限り、任意の導電性材料を含んでもよい。導電性中間層２２８は、金属、金属性、および／またはインジウム・スズ酸化物（ＩＴＯ）のような導電性酸化物の１つもしくは複数の層を、任意の組み合わせで備えてもよい。
ステップ５０６で、結合材料２３０が導電性中間層２２８に堆積される。本実施形態の結合材料２３０は二酸化シリコン（ＳｉＯ２）を含む。他の実施形態では、結合材料２３０は、酸化アルミニウム（ＡｌＯｘ）および窒化シリコン（ＳｉＮｘ）など他の任意の好適な結合材料の１つまたは複数を備えてもよい。いくつかの実施形態では、導電性中間層２２８は、結合材料２３０の必要なく、部分処理済みＣＭＯＳデバイス層２０４に直接結合される。これらの場合、ステップ５０６およびそれに続くステップ５０８は実施されない。
ステップ５０８で、結合材料２３０は化学機械的に研磨される。これにより、導電性中間層２２８と部分処理済みＣＭＯＳデバイス層２０４との間の最終的な結合強度を向上させる後続の結合プロセスの前に、結合材料２３０の平坦な表面が達成されることが担保される。本実施形態では、結合材料２３０を介して部分処理済みＣＭＯＳデバイス層２０４を導電性中間層２２８に結合する前に、少なくとも１つのトランジスタ２０５が形成される部分処理済みＣＭＯＳデバイス層２０４の表面が、ハンドル・ウェハに面するようにして、部分処理済みＣＭＯＳデバイス層２０４がハンドル・ウェハに取り付けられる。本実施形態では、ハンドル・ウェハは、ステップ５０２に記載したような、部分処理済みＣＭＯＳデバイス層２０４に既に取り付けられているのと同じハンドル・ウェハなので、この段階でハンドル・ウェハを付着させる追加のステップは不要である。一実施形態では、結合酸化物および／または窒化物は、部分処理済みＣＭＯＳデバイス層２０４の下面（即ち、ハンドル・ウェハの部分処理済みＣＭＯＳデバイス層２０４とは反対側の面）にも堆積されてもよい。
ステップ５１０で、導電性中間層２２８が部分処理済みＣＭＯＳデバイス層２０４に結合される。本実施形態では、部分処理済みＣＭＯＳデバイス層２０４は、結合材料２３０を介して導電性中間層２２８に結合される。別の結合酸化物または窒化物層が上述したように部分的ＣＭＯＳデバイス層２０４の下面に堆積される一実施形態では、この別の結合酸化物または窒化物層は、部分処理済みＣＭＯＳデバイス層２０４を導電性中間層２２８に結合するように、導電性中間層２２８上に堆積された結合材料２３０に結合される。この結合ステップ５１０の前に、部分処理済みＣＭＯＳデバイス層２０４がハンドル基板に取り付けられる本実施形態では、ハンドル基板はこの結合ステップ５１０の後に除去される。上述したようないくつかの実施形態では、導電性中間層２２８は部分処理済みＣＭＯＳデバイス層２０４に直接結合される。
ステップ５１２で、ＣＭＯＳデバイス層２０４の少なくとも１つのトランジスタ２０５をＩＩＩ－Ｖデバイス２１７、３０４、４０６に電気的に接続するため、ビアおよび金属線／相互接続部が形成される。図２～図４に示される本実施形態では、接点プラグ２３２の上側表面が部分処理済みＣＭＯＳデバイス層２０４上に形成された少なくとも１つのトランジスタ２０５とほぼ共面であるようにして、接点プラグ２３２（例えば、タングステン・プラグ）がＩＩＩ－Ｖデバイス接点上に形成される。この後、バックエンドＣＭＯＳプロセスは、部分処理済みＣＭＯＳデバイス層２０４の少なくとも１つのトランジスタ２０５とＩＩＩ－Ｖデバイス２１７、３０４、４０６との間で相互接続部の形成を開始して、集積回路を形成することができる。例えば、相互接続部は、少なくとも１つのトランジスタ２０５の接点パッドおよびＩＩＩ－Ｖデバイスの接点プラグ２３２の上に形成して、これらのデバイスを接続することができる。ＩＩＩ－ＶデバイスとＣＭＯＳデバイス層２０４の少なくとも１つのトランジスタとを接続する相互接続部の複雑なネットワークを形成するのに、複数レベルの金属が使用されてもよい。
プロセス・フローは、本明細書では、図２～図４に示される半導体デバイスに対して分割される。以下のステップ５１４および５１６は、ＩＩＩ－Ｖデバイス３０４、４０６が光電子デバイスである実施形態を対象とする。図２の実施形態の場合、ステップ５１４および５１６を実施する必要はない。
ステップ５１４で、基板層２０８が除去される。ステップ５１４は、ステップ５１０で、ＣＭＯＳデバイス層２０４が導電性中間層２２８に結合された後に実施される。図３および図４の実施形態の場合、本ステップ５１４は、基板層２０８を除去して、光３１２、４０８を半導体デバイス３０２、４０２の下面３１４、４１０から透過および／または受信させるのを可能にするために実施される。これらの実施形態では基板層２０８が除去されることを考えると、ステップ５１４の前に、半導体デバイス３０２、４０２の上面３１６、４１２は支持ウェハまたは構造（図示なし）に取り付けられて、追加の構造的支持が提供される。バックエンド相互接続部／パッドは、半導体デバイス３０２、４０２の上面３１６、４１２の支持ウェハまたは構造を通してアクセスすることができ、光は、半導体デバイス３０２、４０２の下面３１４、４１０から放射または受信される。
図３に示される半導体デバイス３０２のプロセス・フローは、基板層２０８が除去されるステップ５１４で終わる。図４の実施形態の場合、光透過性基板４０４をＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合する追加のプロセス・ステップがある。
基板層２０８がステップ５１４で除去された後、ステップ５１６で、光透過性基板４０４が、基板層２０８に既に取り付けられている表面である、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合される。光透過性基板４０４は光学透明基板であり、ガラス基板を含んでもよい。図４に示される実施形態では、下側デバイス表面４０５は、バッファ層２１２を介して基板層２０８に既に取り付けられている。この場合、透過性基板４０４は、バッファ層２１２を介してＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合される。半導体デバイス４０２がバッファ層２１２を含まない一実施形態では、下側デバイス表面４０５は基板層２０８に直接取り付けられる。この場合、光透過性基板４０４は、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に直接結合される。いずれの場合も、光透過性基板４０４は下側デバイス表面４０５に結合され、下側デバイス表面４０５は基板層２０８に既に取り付けられている表面であるということができる。任意に、結合酸化物もしくは結合窒化物、またはそれらの組み合わせなどの結合材料を、ステップ５１６の前にＩＩＩ－Ｖデバイス４０６の下面に結合して、この結合プロセス・ステップを支援することができる。一実施形態では、別の結合材料も、ステップ５１６の前に光透過性基板４０４の表面上に形成して、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に対する光透過性基板４０４の結合強度を向上させることができる。この場合、光透過性基板４０４は、ＩＩＩ－Ｖデバイス４０６の下面に形成された結合材料、および光透過性基板４０４の表面に形成された別の結合材料を介して、ＩＩＩ－Ｖデバイス４０６の下側デバイス表面４０５に結合される。ステップ５１６を実施した後、光透過性基板４０４が半導体デバイス４０２を十分に構造的に支持するので、半導体デバイス４０２の上面４１０に取り付けられた支持ウェハまたは構造は、任意に除去されてもよい。
図６および図７は、例えば、図３または図４に示される実施形態を使用することによって、本開示の実現によってピクセル・フットプリントのサイズをどのように低減できるかを実証している。
図６は、図１の従来技術で使用される並列構成による回路レイアウト６００の上面図を示している。この従来技術の構成では、並列構成が採用されているので、ＣＭＯＳドライバ６０２およびＣＭＯＳ制御回路類６０４をピクセルの上に配置することができない。この場合、ＬＥＤ ＣＭＯＳ制御回路類６０４およびドライバ６０２はＬＥＤ活性領域６０６に隣接して配置されて、合計約１００μｍ×１００μｍのピクセル・フットプリントが作られる。
図７は、図３または図４に示される実施形態を使用する、導電性中間層２２８を部分処理済みＣＭＯＳデバイス層２０４とＩＩＩ－Ｖ半導体材料層のデバイス層との間に組み込んだ、回路レイアウト７００の上面図を示している。この実施形態では、ＩＩＩ－Ｖデバイス３０４、４０６は、ＬＥＤなどの光電子デバイスであり、ピクセル７０６は、ＣＭＯＳドライバ７０２、ＣＭＯＳ制御回路類７０４、およびＬＥＤ活性領域を包含する。図７に示されるように、本実施形態のＣＭＯＳ制御回路類７０４は、ＬＥＤピクセル領域７０６の上に配置することができ、それにより、合計ピクセル面積が約１００μｍ×７０μｍに減少し、ピクセル・フットプリントが約３０％減少する。当業者には認識されるように、図７に示される回路レイアウト７００は一実施形態としての役割を果たす。別の実施形態では、ＣＭＯＳドライバおよびＣＭＯＳ制御回路類が占める面積は、ＩＩＩ－Ｖデバイスの活性領域と同様のサイズであってもよい。この場合、ピクセル・フットプリントを５０％近く低減することが達成可能であってもよい。
図８は、図２に示されるものと同様の構造を有する、製造された実際の半導体デバイスの断面電子顕微鏡（ＥＭ）画像を示している。図８に示されるように、集積化した半導体デバイス８０２は、ＣＭＯＳデバイス層８０４と、ＩＩＩ－Ｖデバイス層８０６と、基板層８０８とを備える。この例では、ＣＭＯＳデバイス層８０４はシリコンＣＭＯＳデバイス層であり、ＩＩＩ－Ｖデバイス層８０６は、ＧａＮ ＬＥＤを備えるＧａＮ系層であり、基板層８０８はシリコン基板を備える。シリコンＣＭＯＳデバイス層８０４とＩＩＩ－Ｖデバイス層８０６との中間に位置する輝線によって表される層８１０は、導電性中間層８１０である。加えて、図８に示されるように、回路相互接続部８１２は、シリコンＣＭＯＳデバイス層８０４のシリコンＣＭＯＳデバイスをＩＩＩ－Ｖデバイス層８０６のＧａＮ ＬＥＤと接続するため、集積化された半導体デバイス８０２上に形成される。特に、図８は、シリコンＣＭＯＳデバイス層８０４の配置が、図７に示されるようなピクセル・フットプリントの低減を達成するように、ＧａＮ ＬＥＤデバイスの上に配置されることを示している。
本発明の代替実施形態は、（ｉ）ＩＩＩ－Ｖデバイスの面積の一部分（例えば、面積の半分）が部分処理済みＣＭＯＳデバイス層によって被覆され、ＩＩＩ－Ｖデバイスの残りの面積が被覆されないこと、ならびに（ｉｉ）ＩＩＩ－Ｖデバイスの全ての接点（即ち、ソース接点、ドレイン接点、および／またはゲート接点）が、上側デバイス表面２２４上に形成されてもよいことを含む。
上記（ｉ）の場合、ＩＩＩ－Ｖ＋ＣＭＯＳデバイス回路の密度は、ＩＩＩ－Ｖデバイスが部分処理済みＣＭＯＳデバイス層の下方に配置される（例えば、図２、図３、および図４の実施形態によって示される）実施形態と比較して、最大限ではないことがあるが、上側デバイス表面２２４から光を抽出することが可能であるまま、密度が更に向上される。このトレードオフは特定の用途には妥当であり得る。
本発明の特定の実施形態のみを詳細に記載してきたが、添付の特許請求の範囲にしたがって多くの変形例が可能である。例えば、ステップ５０８のように、特定のプロセス・ステップは任意選択であることが認識されるであろう。更に、一実施形態に関連して記載した特徴が、１つまたは複数の他の実施形態に組み込まれてもよく、その逆もまた真である。

Claims (13)

  1. （ｉ）基板層と該基板層に取り付けられたデバイス層とを備えるＩＩＩ－Ｖ半導体材料層を形成することと、
    （ｉｉ）少なくとも１つのトランジスタを有する部分処理済みＣＭＯＳデバイス層に導電性中間層を結合する前に、該デバイス層に該導電性中間層を形成することと
    を含む、半導体デバイスを製造する方法。
  2. 前記導電性中間層を前記部分処理済みＣＭＯＳデバイス層に結合することを更に含む、請求項１に記載の方法。
  3. 前記ＩＩＩ－Ｖ半導体材料層を形成することが、前記デバイス層を前記基板層上にエピタキシャル堆積させることを含む、請求項１または２に記載の方法。
  4. 前記デバイス層が、上側デバイス表面と、下側デバイス表面と、該上側デバイス表面と該下側デバイス表面との間の活性光学領域とを有する光電子デバイスを含み、該下側デバイス表面が前記基板層に取り付けられ、光の通過が該下側デバイス表面を介する、請求項１から３のいずれか一項に記載の方法。
  5. 前記基板層が光透過性基板を含む、請求項４に記載の方法。
  6. 前記ＣＭＯＳデバイス層が前記導電性中間層に結合された後、前記基板層を除去することを更に含む、請求項４に記載の方法。
  7. 前記基板層を除去した後、光透過性基板を前記光電子デバイスの前記下側デバイス表面に結合することを更に含む、請求項６に記載の方法。
  8. 前記ＣＭＯＳデバイス層の前記少なくとも１つのトランジスタを前記光電子デバイスに電気的に接続するため、ビアおよび金属線を形成することを更に含む、請求項４から７のいずれか一項に記載の方法。
  9. 前記ＣＭＯＳデバイス層を前記導電性中間層に結合する前に、結合材料を前記導電性中間層に堆積させることを更に含み、前記方法が、該結合材料を化学機械的に研磨することを更に含む、請求項１から８のいずれか一項に記載の方法。
  10. 前記導電性中間層がインジウム・スズ酸化物を含む、請求項１から９のいずれか一項に記載の方法。
  11. 少なくとも１つのトランジスタを有する部分処理済みＣＭＯＳデバイス層と、
    基板層と該基板層に取り付けられたデバイス層とを備えるＩＩＩ－Ｖ半導体材料層と、
    該部分処理済みＣＭＯＳデバイス層および該デバイス層に取り付けられ、該部分処理済みＣＭＯＳデバイス層と該デバイス層との間に挟まれた、導電性中間層と
    を備える、半導体デバイス。
  12. 前記デバイス層が、上側デバイス表面と、下側デバイス表面と、該上側デバイス表面と該下側デバイス表面との間の活性光学領域とを有する光電子デバイスを含み、該下側デバイス表面が前記基板層に取り付けられ、光の通過が該下側デバイス表面を介する、請求項１１に記載の半導体デバイス。
  13. 前記基板層が光透過性基板を含む、請求項１２に記載の半導体デバイス。
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