KR20220067539A - 반도체 소자의 제조방법 및 이의 반도체 소자 - Google Patents

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KR20220067539A
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cmos
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iii
electrically conductive
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유진 에이. 핏제랄드
케네스 응 키안 리
쳉 여우 응
파이야즈 모이즈 싱가포르왈라
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뉴 실리콘 코포레이션 피티이 엘티디
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Abstract

반도체 소자(200)를 제조하는 방법이 기재된다. 한 기재된 실시예에 따르면, 상기 방법은 다음의 단계를 포함한다: (i) 기판층(208)과 상기 기판층(208)에 부착되는 소자층(210)을 포함하는 III-V족 반도체 재료층(206)을 형성하는 단계; 및 (ii) 적어도 하나의 트랜지스터(205)를 갖는 부분적으로 처리된 CMOS 소자층(204)에 전기 전도성 중간층(228)을 결합하기 전에 상기 소자층(210)에 전기 전도성 중간층(228)을 형성하는 단계.

Description

반도체 소자의 제조방법 및 이의 반도체 소자
본 개시는 반도체 소자의 제조방법 및 반도체 소자에 관한 것이다.
상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS) 집적 회로를 III-V족 소자를 포함하는 것과 같은 다른 특수 집적 회로와 통합(integrate)하기 위해 많은 방법이 사용되어져 왔다. 이러한 방법의 대부분은 III-V족 소자가 CMOS 소자와는 별도의 웨이퍼에서 병렬로 처리되는 병렬로 집적된 공정 흐름(parallel integrated process)을 포함하는 패키지 수준(package-level)에서 집적 회로를 병합하고, 그 다음으로 소자를 제작한 후에 칩이나 웨이퍼 수준에서 병합(merge) 또는 상호 연결(interconnect)된다. 보다 바람직한 접근 방식은 이러한 집적 회로를 모놀리식으로(monolithically) 집적하는 것으로, 이는 잠재적으로 패키징 크기와 비용을 줄인다. 패키지 수준 집적 방식(package-level integration method)과 달리, 모놀리식 집적 공정(monolithic integration process)은 직렬 시퀀스를 포함하는데, 여기서 모든 소자는 웨이퍼 흐름에서 다양한 순차적 단계로 제조되고, 이어서 백엔드 공정(back-end process), 예를 들어, 백엔드 실리콘 CMOS 공정을 사용하여 한번에 모두 상호 연결된다.
III-V족 재료를 CMOS와 통합하는 다양한 모놀리식 공정은 가시광선을 방출하거나 감지할 수 있는 III-V족 소자를 포함한다. 이러한 모놀리식 공정의 예는 도 1 에 도시되어 있다. 도 1 은 종래 기술에 사용된 다층 III-V족 광전자 소자(104) 및 상부 CMOS "프론트-엔드(front-end)" 트랜지스터층(102)의 나란한 구성(100)(side-by-side configuration)을 도시한다. CMOS 칩의 "백-엔드(back-end)" (예를 들어, CMOS 트랜지스터 층(102)의 CMOS 트랜지스터를 III-V족 광전자 소자(104)와 다른 CMOS 트랜지스터에 연결하는 유전체 및 상호 연결층)는 단순화를 위해 도시되지 않았다. 이러한 나란한 구성(100)에서, 실리콘 CMOS 트랜지스터층(102)과 III-V족 소자(104)는 평면도 웨이퍼 관점(즉, 웨이퍼의 상면에서 볼 때)에서 동일한 영역을 차지할 수 없다. 도 1의 이러한 나란한 구성(100)이 일반적으로 사용되는데, 이는 매립된 III-V족 에피택시얼 스택(106)(the buried III-V epitaxial stacks)의 상부에 원래 있던 상부 실리콘 층(도시되지 않음)이 제거될 때 III-V족 소자(104)가 처리되기 때문이다. 매립된 III-V족 에피택시얼 스택(106) 위의 상부 실리콘 층이 제거되면(예를 들면, 에칭에 의해), 매립된 III-V족 소자층(106)은 III-V족 소자(104)를 형성하기 위해 에칭이나 증착과 같은 표준 하향식 공정 단계(standard top-down process steps)로 처리될 수 있다. 이러한 공정 단계는 매립된 III-V족 소자층(106)이 초기에 상부 실리콘 층이 제자리에 있는 상태로 덮여 있을 때에 진행될 수 없음은 명백하다. 도 1 에 나타낸 바와 같이, 이 공정은 또한 상부 CMOS "프론트-엔드" 트랜지스터 층(102) 아래에 매립된 III-V족 소자층(108)을 처리되지 않은 상태로 남겨둔다. 또한, III-V족 소자(104)는 실리콘 기판(110)에 의한 가시광선의 흡수를 피하기 위해 상면(즉, 실리콘 기판(110)의 반대쪽)에서 작동해야 하는데, 이는 III-V족 소자(104)의 효율적인 방출 영역(112)이 상면 실리콘 층 아래에 존재하지 않을 수 있기 때문이다. 따라서 도 1 의 모놀리식 공정 구성(100)에 대한 소자 밀도 제한(device density limit)이 있다.
소자 밀도 제한을 갖는 것 외에, 광전자 III-V족 소자(104)의 요구되는 상부 방출 또는 검출은 도 1에 나타낸 이러한 나란한 구성으로 도입되는 III-V족 광전자 소자(104)가 보다 제한된 설계 요건을 가질 것임을 의미한다. 예를 들면, III-V족 소자(104)가 III-V족 광 방출 다이오드(LED)인 실시예에서, 가능한 한 많은 빛(116)이 위쪽으로 향하게 하는 것을 가능하게 하기 위하여 LED의 상면에 접촉 금속화(114)(contact metallization) 및 LED 구조를 정의하는 에피택시얼 층 스택(106)을 설계할 필요가 있다. 도 1 에 나타낸 바와 같이, 예를 들어, LED에 대한 접촉 금속화(114)는 LED 밖으로 빛(116)의 투과를 허용하기 위하여 그 안에 개구, 즉, 전기 접촉에 창을 가질 필요가 있다. 접촉 금속화(114) 안의 창은 도 1 에 나타낸 바와 같이 접촉부(114)의 환형 형상(annular shape)의 평면도(117)로 예시된다. 이러한 필요성은 전체 LED에 걸친 효율적인 전류 주입과 얼마나 많은 빛(116)이 LED의 상단을 투과할 수 있는지 사이에 트레이드-오프(trade-off)를 제시한다. 게다가, 실리콘 집적 회로(도시되지 않음) 안에 백-엔드 상호 연결부는 LED 방출 영역(112) 주위로 보내져서 이러한 상호 연결부가 방출된 빛(116)을 막지 않도록 해야한다.
위에서 설명된 LED의 상부 측에서 전류 주입 대 광 방출 트레이드-오프(trade-off)의 중요성은 III-V족 소자층(106)의 상부 p+ 반도체 층(118)에서 옆으로 퍼지는 전류의 능력에 크게 의존한다. III-V족 소자가 GaN LED인 실시예에서, 상부 p+ GaN 층은 일반적으로 마그네슘(Mg)로 도핑되고 n+ GaN이나 금속과 비교할 때 높은 측면 저항을 갖는다. 따라서, 이 경우, GaN LED의 상단에 일부 금속화를 제거하는 데에 상당한 불이익이 있다. 따라서, 종래 기술의 나란한 구성(100)은 감소된 차선의 소자 밀도(reduced, sub-optimal, device density) 뿐만 아니라 LED 비효율성 둘 다를 만든다. 그러므로, 전술한 문제를 해결하고/하거나 유용한 대안을 제공하는 반도체 소자 및 반도체 소자의 제조방법을 제공하는 것이 바람직하다.
또한, 다른 바람직한 특징 및 특성은 첨부 도면 및 본 개시의 배경기술과 함께 후술하는 발명을 설명하기 위한 구체적인 내용 및 첨부된 청구범위로부터 명백해질 것이다.
본 출원의 측면은 반도체 소자를 제조하는 방법 및 반도체 소자, 특히 CMOS 소자층과 III-V족 소자층 사이에 형성된 전기 전도성 중간층을 포함하는 반도체 소자에 관한 것이다.
제1 측면에 따르면, 반도체 소자를 제조하는 방법이 제공되는데, 상기 방법은: (i) 기판층과 상기 기판층에 부착되는 소자층을 포함하는 III-V족 반도체 재료층을 형성하는 단계; 및 (ii) 적어도 하나의 트랜지스터를 갖는 부분적으로 처리된 CMOS 소자층에 전기 전도성 중간층을 결합하기 전에 상기 소자층에 전기 전도성 중간층을 형성하는 단계를 포함한다.
전기 전도성 중간층을 부분적으로 처리된 CMOS 소자층에 결합하기 전에 전기 전도성 중간층을 소자층에 형성함으로써, III-V족 반도체 재료층의 소자층에 포함된 III-V족 소자의 접촉 저항이 감소된다. 또한, 전기 전도성 중간층의 형성과 함께, III-V족 소자층에 포함된 III-V족 소자는 전기 전도성 중간층의 높은 측면 전도성으로 인해 부분적으로 처리된 CMOS 층 아래에 위치할 수 있다(또는 이에 의해 덮일 수 있다). 이는 CMOS와 III-V족 소자를 통합한 반도체 소자의 소자 밀도 증가로 이어진다. 특히, III-V+CMOS 소자 회로의 극한 밀도는 CMOS 소자를 III-V족 소자에 연결하기 위해 필요한 상호 연결부에 의해 차지된 면적과 실리콘 CMOS에 의해 차지된 면적에 의해 정의되는 한계를 갖는다. 이는 III-V족 소자가 무시할 수 있는 공간을 차지한다고 추정한다. 도 1 에 나타낸 종래 기술의 나란한 구성(100)과 관련하여, III-V족 소자에 의해 차지하는 무시할 수 있는 공간의 추정은 사실이 아니다. 대조적으로, 앞서 논의된 바와 같이, 본 방법은 III-V족 소자층 안에 포함된 III-V족 소자가 부분적으로 처리된 CMOS 층 아래에 위치할 수 있게 하여, III-V+CMOS 소자 회로를 위한 최대 밀도를 달성하기 위해 III-V+CMOS 회로의 유효 영역이 상호 연결부를 위한 면적 및 실리콘 CMOS 면적만을 포함하도록 한다.
또한, 증가된 소자 밀도로, 낮은 집적 회로 비용이 달성될 수 있다. 이는 소자 밀도가 높을수록 웨이퍼 당 더 많은 칩을 제조할 수 있게 하여, 각 집적 회로의 제조 비용을 낮추기 때문이다. 게다가, 전기 전도성 중간층의 형성은 백-엔드 상호 연결부의 레이아웃을 설계하는 데에 더 높은 자유도를 제공하는데, 이는 III-V족 소자층 안에 포함된 III-V족 소자가 부분적으로 처리된 CMOS 층 아래에 위치할 수 있기 때문이다. 레이아웃에 대한 세부 사항과 이러한 장점 중 적어도 일부를 달성하는 방법은 도 2 와 관련하여 아래에 설명되어 있다.
상기 방법은 전기 전도성 중간층을 부분적으로 처리된 CMOS 소자층에 결합하는 것을 포함할 수 있다.
III-V족 반도체 재료층을 형성하는 단계는 소자층을 기판층에 에피택시얼하게 증착(epitaxially depositing)하는 것을 포함할 수 있다.
상기 소자층은 상부 소자 표면, 하부 소자 표면, 및 상부 소자 와 하부 소자 표면 사이에 활성 광학 영역을 갖는 광전자 소자를 포함할 수 있고; 상기 하부 소자 표면은 기판층에 부착되며 빛의 통로는 하부 소자 표면을 통과한다.
상기 기판층은 광 투과성 기판을 포함할 수 있다.
상기 방법은 CMOS 소자층이 전기 전도성 중간층에 결합된 후 기판층을 제거하는 것을 포함할 수 있다.
상기 방법은 기판층을 제거한 후 광 투과성 기판을 광전자 소자의 하부 소자 표면에 결합하는 것을 포함할 수 있다. 기판층의 제거와 함께, 광 투과성 기판은 반도체 소자에 대한 구조적 지지를 제공하고 빛이 하부 소자 표면을 통해 지나갈 수 있도록 하는 역할을 한다.
상기 방법은 CMOS 소자층의 적어도 하나의 트랜지스터를 광전자 소자에 전기적으로 연결하기 위해 비아(vias)와 금속선(metal lines)을 형성하는 것을 포함할 수 있다.
상기 방법은 CMOS 소자층을 전기 전도성 중간층에 결합하기 전에 전기 전도성 중간층에 접합 물질(bonding material)을 증착하는 것을 포함할 수 있고, 접합 물질을 화학 기계적으로 연마하는 것을 포함할 수 있다. 접합 물질을 증착하고 화학 기계적으로 연마하는 것은 CMOS 소자층이 전기 전도성 중간층에 결합될 때 CMOS 소자층과 전기 전도성 중간층 사이에 접착력을 향상시킨다.
상기 전기 전도성 중간층은 인듐 주석 산화물을 포함할 수 있다.
제 2 측면에 따르면, 반도체 소자가 제공되는데, 상기 반도체 소자는: 적어도 하나의 트랜지스터를 갖는 부분적으로 처리된 CMOS 소자층; 기판층과 상기 기판층에 부착된 소자층을 포함하는 III-V족 반도체 재료층; 및 부분적으로 처리된 CMOS 소자층과 상기 소자층 사이에 끼워지고 부착된 전기 전도성 중간층;을 포함한다.
상기 소자층은 상부 소자 표면, 하부 소자 표면, 상부 소자와 하부 소자 표면 사이에 활성 광학 영역을 갖는 광전자 소자를 포함할 수 있고, 상기 하부 소자 표면은 기판층에 부착되고, 빛의 통로는 하부 소자 표면을 통과한다.
상기 기판층은 광 투과성 기판을 포함할 수 있다. 광 투과성 기판은 반도체 소자에 구조적 지지를 제공하고 빛은 하부 소자 표면을 통과하여 지나갈 수 있도록 하는 역할을 한다.
한 측면과 관련된 특징은 다른 측면에 적용될 수 있음이 이해되어야 한다. 따라서 실시예는 전기 전도성 중간층을 부분적으로 처리된 CMOS 소자층에 결합하기 전에 전기 전도성 중간층을 III-V족 반도체 재료층의 소자층에 형성하는 것을 포함하는 반도체 소자를 제조하는 방법을 제공한다. 이것은 III-V족 반도체 재료층의 소자층에 포함된 III-V족 소자에 대한 더 낮은 접촉 저항을 유리하게 달성한다. 전기 전도성 중간층의 형성으로, III-V족 소자층에 포함된 III-V족 소자는 전기 전도성 중간층의 높은 측면 전도성(예를 들어, 100 Ohm/sq 미만)으로 인해 부분적으로 처리된 CMOS 층 아래에 위치할 수 있다. 이는 CMOS 및 III-V족 소자를 통합한 반도체 소자의 소자 밀도의 증가로 이어진다. 게다가, 증가된 소자 밀도로, 낮은 집적 회로 비용을 달성할 수 있다. 또한, III-V족 소자층에 포함된 III-V족 소자는 부분적으로 처리된 CMOS 층 아래에 위치할 수 있기 때문에, 전기 전도성 중간층의 형성은 백엔드 상호 연결부의 레이아웃을 설계하는 데에 더 높은 자유도를 제공한다.
실시예는 다음 도면을 참조하여 예로서 설명될 것이다.
도 1 은 종래 기술에 따른 III-V족 및 CMOS 소자의 모놀리식 통합을 위한 나란한 구성의 개략적인 구조를 도시한다.
도 2 는 제 1 실시예에 따라 III-V족 소자와 CMOS를 통합하는 반도체 소자의 개략적인 구조를 도시하는데, 여기서 전기 전도성 중간층은 부분적으로 처리된 CMOS 소자층과 III-V족 반도체 재료층의 소자층 사이에 형성된다.
도 3 은 제 2 실시예에 따라 III-V족 소자와 CMOS를 통합하는 반도체 소자의 개략적인 구조를 도시하는데, 여기서 III-V족 소자는 발광 다이오드(LED)이고 반도체 소자의 바닥면으로부터 빛이 빠져나갈 수 있도록 III-V족 반도체 재료층의 적어도 한 기판층이 제거된다.
도 4 는 제 3 실시예에 따라 도 3 과 유사하지만 III-V족 반도체 재료층의 기판층이 제거되는 대신 광 투과성 기판층으로 대체되는 CMOS 및 III-V족 소자를 통합한 반도체 소자의 개략적인 구조를 도시한다.
도 5 는 일 실시예에 따른 도 2 내지 도 4 의 반도체 소자를 제조하는 방법의 단계들을 보여주는 흐름도이다.
도 6 은 도 1 의 종래 기술에 사용된 나란한 구성에 따른 회로 레이아웃의 평면도를 도시한다.
도 7 은 도 2 내지 도 4 의 반도체 소자의 구성을 포함하는 일 실시예에 따른 회로 레이아웃의 평면도를 도시한다.
도 8 은 제조된 실제 반도체 소자의 단면 전자 현미경(EM) 이미지를 나타내고, 상기 실제 반도체 소자는 도 2 에 나타낸 것과 유사한 구조를 갖는다.
예시적인 실시예는 반도체 소자의 제조방법 및 그 반도체 소자에 관한 것이고, 특히 반도체 소자는 CMOS 소자층과 III-V족 소자층 사이에 형성된 전기 전도성 중간층을 포함한다.
도 2 는 첫 번째 실시예에 따른 CMOS 및 III-V족 소자를 통합하는 반도체 소자(202)의 개략적인 구조(200)를 도시한다. 반도체 소자에 집적된 III-V족 소자의 특정 유형 및/또는 응용에 따라, 반도체 소자(202)의 구조의 변형이 존재하고 이는 도 3 및 4 와 관련하여 논의된다. 모든 도 2 내지 도 4 에서, 백-엔드 금속화는 명확성을 위해 도시되지 않았다.
반도체 소자(202)는 적어도 하나의 트랜지스터(205)와 III-V족 반도체 재료층(206)을 가진 부분적으로 처리된 CMOS 소자층(204)을 포함한다. 본 실시예에서, 부분적으로 처리된 CMOS 소자층(204)은 Si(100) 기판 상에 형성된 실리콘 CMOS 프론트-엔드 트랜지스터를 포함하고, 약 1000 nm 두께를 갖지만, 다른 유형의 CMOS 소자는 다른 두께를 갖는 부분적으로 처리된 CMOS 소자층을 포함할 수 있다. III-V족 반도체 재료층(206)은 기판층(208)과 상기 기판층(208)에 부착된 소자층(210)을 포함한다. 일 실시예에서, 소자층은 예를 들어 분자선 결정 성장 시스템(molecular beam epitaxy; MBE)나 유기 금속 화학 증착법(metal organic chemical vapor deposition; MOCVD) 기술에 의해 기판층(208)에 에피택시얼하게 증착된다. 기판층(208)은 다른 CMOS와 호환 가능한 기판이 사용될 수 있지만, 본 실시예에서는 Si(111) 기판을 포함한다. Si(111) 기판은 약 725 μm 두께이다. 도 2 에 나타낸 본 실시예에서, 반도체 소자(202)는 또한, 선택적으로, 기판층(208)과 소자층(210) 사이에 끼워진 버퍼층(212)을 포함한다. 버퍼층(212)은 예를 들어 기판층(208)과 소자층(210) 사이에 격자 불일치의 결과로 형성된 결함의 전파를 감소시키는 역할을 한다. 버퍼층(212)은 결정 격자 상수 차이로 인해서 III-V-온-실리콘 기판(III-V-on-silicon substrate), 예를 들어 실리콘 기판 위의 GaN 기반의 소자층이 일반적으로 사용된다. 예를 들어, GaN-온-실리콘 기판에서, 버퍼층(212)은 등급화된 AlGaN 버퍼층(214)과 도핑되지 않은 GaN 버퍼(216) 같은 서브 버퍼층(214, 216)을 포함할 수 있다. 또다른 예에서, GaAs-온-실리콘 기판의 경우, Ge/GaAs 버퍼층(212)이 사용될 수 있다. 다른 실시예에서, 버퍼층(212)은 요구되지 않고, 따라서 기판층(208)이 소자층(210)에 직접 부착될 수 있다.
소자층(210)은 III-V족 소자(217)를 포함한다. III-V족 소자(217)는 전자 소자 또는 광전자 소자일 수 있다. 빛을 수신하고 투과하는 것을 포함하는 III-V족 광전자 소자는 빛을 방출 및/또는 수신을 위해서 적어도 부분적으로 차단되지 않은 활성 광학 영역을 요구하는 점을 제외하고, III-V족 전자 소자와 III-V족 광전자 소자는 유사한 소자 구조를 공유할 수 있다. 도 2 에 나타낸 본 실시예에서, III-V족 소자(217)는 상부 소자 전극층(220)과 하부 소자 전극층(222) 사이에 형성된 활성층(218)을 포함한다. 도 2 에 나타낸 바와 같이, 활성층(218)은 다중 재료층을 포함하는데, 예를 들어, 전자 소자 (예를 들어, 이종접합 바이폴라 트랜지스터(heterojunction bipolar transistor; HBT) 또는 고전자 이동도 트랜지스터(high electron mobility transistor; HEMT))용 활성 전자층 또는 광전자 소자(예를 들어, 발광 다이오드 또는 레이저)용 활성 광전자층을 포함한다. III-V족 소자가 GaAs HBT인 일 실시예에서, 상부 소자 전극층(220) 및 하부 소자 전극층(222)은 각각 n-도핑된 GaAs 층을 포함할 수 있다. 상부 소자 전극층(220)은 그러므로 상부 소자 표면(224)을 형성하고, 하부 소자 전극 층(222)은 하부 소자 표면(226)을 형성한다. 도 2 에 나타낸 바와 같이, 본 실시예의 상부 소자 표면(224) 및 하부 소자 표면(226)은 평면 표면이다. 기판층(208)은 광학적으로 투명하지 않은 Si(111) 기판을 포함하는 본 실시예에서, III-V족 소자(217)는 빛을 수신 및/또는 방출할 필요가 없는 전자 소자를 포함한다. 그러나, 당업자에 의해서 이해되는 바와 같이, 기판층(208)이 Si(111) 기판을 포함하고, III-V족 소자가 완전히 CMOS 소자층(204) 아래에 있더라도, 상호 연결부(예를 들어, 텅스텐 플러그/패드(232))가 CMOS 소자층(204)에 의해 차단되지 않는다는 사실은 CMOS 소자층(204)과 상호 연결부 사이에 갭이 있을 수 있다는 것을 의미한다. 따라서, 이 경우에도, 빛은 이 갭 밖으로 산란될 수 있다. 그러므로, 일부 실시예에서, 기판층(208)이 Si(111) 기판을 포함하더라도, III-V족 소자(217)는 광전자 소자를 포함할 수 있는 것이 가능하다. 이러한 실시예에서 광 방출이 더 열악하지만, 특정 응용 분야(예를 들어, 빛이 표시기로 사용되거나, 낮은 조도를 위한 경우)에는 여전히 충분할 수 있다. 또 다른 실시예에서, III-V족 반도체 재료층(206)의 기판층(208)은 광 투과성 또는 광학적으로 투명한 기판을 포함한다. 이 실시예에서, III-V족 소자(217)는 광전자 소자를 포함할 수 있는데, 이는 빛이 III-V족 소자(217)의 바닥 측면에서 광 투과성 또는 광학적으로 투명한 기판을 통해 방출되거나 수신될 수 있기 때문이다. III-V족 소자 층(210)이 LED 같은 III-V족 광전자 소자를 포함하는 실시예는 아래 도 3 및 4 와 관련하여 논의된다.
도 2 에 나타낸 바와 같이, 전기 전도성 중간층(228)은 소자층(210)에 부착되고 부분적으로 처리된 CMOS 소자층(204) 과 소자층(210) 사이에 끼워진다. 프론트-엔드 CMOS 층(204)이 III-V족 반도체 재료층(206) 위로 옮겨지기 전에 이 전기 전도성 중간층(228)은 소자층(210)에 걸쳐 적용되는데, 이는 프론트-엔드 CMOS 층(204)이 남아있는 임의의 영역에서 나머지 제조 공정 동안 III-V족 소자층(210)에 대한 공정-접근이 없다는 점을 고려할 때, 일단 프론트-엔드 CMOS 층(204)이 장착되면 전기 전도성 중간층(228)이 형성될 수 없기 때문이다. 전기 전도성 중간층(228)이 도 2 에 단일층으로 도시되어 있지만, 전기 전도성 중간층(228)은 복수의 전도성 층을 포함할 수 있다. 전기 전도성 중간층(228)은 금속 또는 인듐 주석 산화물(ITO) 같은 전도성 산화물, 또는 이들의 조합을 포함할 수 있다.
본 실시예에서, 부분적으로 처리된 CMOS 소자층(204)이 전기 전도성 중간층(228)에 결합되기 전에 이산화규소(SiO2) 같은 접합 물질(bonding material)(230)이 전기 전도성 중간층(228)에 증착된다. 접합 물질(230)은 부분적으로 처리된 CMOS 소자 층(204)이 전기 전도성 중간층(228)에 결합되기 전에 화학 기계적으로 연마될 수 있다. 상기 접합 물질(230)은 약 500 nm의 두께를 가질 수 있다.
부분적으로 처리된 CMOS 소자층(204)은 도 2 에 나타낸 바와 같이 III-V족 반도체 재료층(206)에 결합되면, 전도성 플러그(232)(예를 들어, 텅스텐 플러그)가 III-V족 소자 (217)를 전기적으로 연결하기 위해서 상부 및 하부 소자 전극층 (220, 222) 각각에 형성될 수 있다. 이러한 전도성 플러그(232)의 상부 표면은 도 2 에 나타낸 바와 같이 부분적으로 처리된 CMOS 소자층(204)의 실리콘 CMOS 프론트-엔드 트랜지스터와 거의 동일 평면상에 있다. 집적 반도체 소자(202)는 이어서 다른 절연 물질(234)(예를 들어, SiO2)에 의해 캡슐화될 수 있다. CMOS 소자층(204) 위에 형성된 절연 물질(234)의 전형적인 두께는 약 800 nm이다. CMOS 소자층(204)의 적어도 하나의 트랜지스터(205)를 III-V족 소자(217)와 상호 연결하여 집적 회로를 형성하도록 백-엔드 실리콘 CMOS 공정이 수행될 수 있다. 예를 들어, 비아와 금속선은 부분적으로 처리된 CMOS 소자층(204)의 적어도 하나의 트랜지스터(205)를 III-V족 소자(217)와 전기적으로 연결하기 위해 형성될 수 있다. 이것은 적어도 하나의 트랜지스터(205) 또는 III-V족 소자(217)의 소자 전극층(220, 222)을 전기적으로 연결하는 전도성 플러그 위에 추가적인 전도성 플러그(예를 들어, 금속 플러그)를 형성하는 것을 포함할 수 있다.
도 2 에 나타낸 바와 같이, III-V족 소자층(210)의 상당한 부분은 부분적으로 처리된 CMOS 소자층(204)과 중첩될 수 있다. 바꾸어 말하면, 이전에 도 1 에 도시된 나란한 구성과 비교하여 더 높은 소자 밀도가 달성될 수 있다. 이러한 이점은 부분적으로 처리된 CMOS 소자층(204)과 III-V족 소자층(210) 사이에 형성된 전기 전도성 중간층(228)에 의해 제공되는데, 여기서 전기 전도성 중간층(228)의 높은 측면 전도성은 형성된 전도성 플러그(232)가 CMOS 소자층(204)의 에지(edge)를 넘어서 연장되는 III-V족 소자의 작은 면적과 접촉될 수 있도록 한다. III-V족 소자의 나머지 부분은 이어서 CMOS 소자층(204)의 아래에 위치할 수 있다.
도 3 은 제 2 실시예에 따라 CMOS및 III-V족 소자를 통합하는 반도체 소자(302)의 개략적인 구조(300)를 도시한다. 유사한 특징은 동일한 숫자 참조로 라벨이 붙여진다. 도 3 에 나타낸 반도체 소자(302)의 두 번째 실시예는, 기판층(208)의 제거를 제외하고, 도 2 에 나타낸 반도체 소자(202)의 그것과 유사한 구조를 갖는다.
본 실시예에서, 반도체 소자(302)의 III-V족 소자(304)는 발광 다이오드(LED) 같은 광전자 소자이다. 이 경우, 상부 소자 전극층(308)과 하부 소자 전극층(310) 사이에 형성된 III-V족 소자(304)의 활성층(306)은 빛을 방출하기 위한 복수의 양자 우물을 포함하는 활성 광학층을 포함할 수 있다. 복수의 양자 우물의 예는 (Al)GaN 및 InGaN 층의 다중 교대층을 포함한다. 이 실시예에서, 상부 소자 전극층(308)은 Mg-도핑된 GaN 층과 같은 p-도핑된 GaN 층을 포함하고, 하부 소자 전극층(310)은 Si-도핑된 GaN 층과 같은 n-도핑된 GaN 층을 포함한다. 따라서 상부 소자 전극층(308)은 상부 소자 표면을 형성하고 하부 소자 전극층(310)은 하부 소자 표면을 형성하며, 여기서 활성 광학층(306)은 반도체 소자를 위한 활성 광학 영역을 형성한다. GaN 기반 소자가 본 실시예에 사용됨에도 불구하고, 다른 III-V족 반도체 소자, 예를 들어, GaAs 기반 소자가 사용될 수 있다.
III-V족 소자(304)가 광전자 소자인 본 실시예에서, 반도체 소자(302)의 바닥면(314)으로부터 하부 소자 표면(226)을 통해 III-V족 소자(304) (예를 들어, III-V족 소자(304)의 활성 광학 영역)로부터 빛(312)이 투과될 수 있도록 기판층(208)이 제거된다. 본 실시예에서, 반도체 소자(302) 웨이퍼의 상부 표면(316)은 구조물(300)에 대해 기계적 지지를 제공하기 위해 지지 웨이퍼 또는 지지 구조물(도시되지 않음)에 결합된다. 지지 웨이퍼는 CMOS와 III-V족 소자를 전기적으로 연결하기 위해 형성되는 백-엔드 금속화/상호 연결부(도 3 에 도시되지 않음)의 상단에 결합된다. 칩이 구조물(300)로부터 만들어지는 실시예에 있어서, 구조물(300)을 포함하는 웨이퍼 (예를 들어, 지름이 200 nm)는 각각의 칩(예를 들어, 몇 mm
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몇 mm)으로 분할되어야 한다. 이러한 개별 칩은 더 작기 때문에, 지지 웨이퍼는 더 얇아질 수 있다. 또한, 칩들이 홀더/PCB에 장착되는 실시예에서, 이어서 나머지 지지 웨이퍼는 완전히 제거될 수 있다.
또한, III-V족 소자(304)는 LED와 같은 광전자 소자인 본 실시예에서, 백-엔드 상호 연결부 (도 3 에 도시되지 않음)의 레이아웃을 설계하는 데에 있어 자유도를 더 높일 수 있는데, 이는 백-엔드 상호 연결부의 레이아웃의 설계는 III-V족 소자(304)에 있어서 광 방출과 관련된 문제(예를 들어, 백-엔드 상호 연결부가 III-V족 소자(304)로부터 광 방출을 막을 수 있는지 여부)를 더 이상 고려할 필요가 없기 때문이다. 게다가, 반도체 소자(302)의 전체 바닥면(314)은 빛의 투과를 위해 사용될 수 있고, 따라서 III-V족 소자에 대한 유효 광학 영역은 증가된다.
도 4 는, 제 3 실시예에 따라, 도 3 과 유사하지만, 기판층(208)이 제거되는 대신 광투과성 기판(404)으로 대체되는, CMOS 및 III-V족 소자를 통합하는 반도체 소자(402)의 개략적인 구조(400)을 나타낸다. 도 4 에 나타낸 바와 같이, 광 투과성 기판(404)은 버퍼층(212)를 통해 III-V족 소자(406)의 하부 소자 표면(405)에 결합된다. 버퍼층(212)이 없는 또다른 실시예에서, 광 투과성 기판(404)은 하부 소자 표면(405)에 직접 결합된다. 어느 경우든, 광 투과성 기판(404)은 하부 소자 표면(405)에 결합된 것으로 간주된다.
광 투과성 기판(404)은 유리 기판 또는 임의의 다른 유형의 광학적으로 투명한 기판을 포함할 수 있다. 이 경우, 빛(408)은 반도체 소자(402)의 바닥면(410)에서 광 투과성 기판(404)을 통하여 투과될 수 있다. III-V족 소자(406)가 광검출기인 실시예에서, 도 2 의 실시예의 기판층(208)이 제거되었기 때문에 임의의 파장의 빛은 바닥면(410)으로부터 광검출기에 직접 영향을 줄 수 있다. 기판층(208)이 실리콘 기판인 도 2 의 실시예에서, 실리콘 기판의 제거는 실리콘 밴드갭 에너지(~1.1 eV)보다 더 높은 에너지를 갖는 광자가 투과될 수 있음을 의미한다.
또한, III-V족 소자(406)는 빛을 방출 및 감지할 수 있는 다이오드인 실시예에 있어서, 모놀리식 집적의 추가적인 이점은 CMOS 소자층(204)의 CMOS 회로가 다이오드(406)를 통한 구동 전류를 구현하는 것과 다이오드(406) 내에서 전류를 감지하는 것 사이를 변환할 수 있도록 허용한다. 따라서, CMOS 회로는 각 모드에 대해 재구성될 수 있기 때문에 다이오드 어레이(diode array)는 검출기와 방출기 모두로 기능할 수 있다.
도 4 에 나타낸 구조물(400)은 도 3 의 구조물 (300)에 기반하여 제작될 수 있다. 명확히 하자면, 도 3 과 연관되어 설명된 것과 같이, 도 3 의 구조물(300)은 반도체 소자(302)의 상부 표면 (316)과 접착되는 지지 웨이퍼(도시되지 않음)를 포함한다. 지지 웨이퍼는 기판(208)의 제거 전에 구조물(300)에 기계적인 강도를 제공하기 위해 상부 표면(316)에 접착된다. 도 4 에 나타낸 본 실시예에서, 구조물 (400)을 만드는 시작점은 따라서 구조물 (400)의 상부 표면(412)에 접착된 지지 웨이퍼의 존재 및 구조물(400)으로부터 기판(208)의 부재이다. 전술한 바와 같이, 광 투과성 기판(404)은 이어서 도 4 에 나타낸 구조물(400)을 형성하기 위해 III-V족 소자(406)의 하부 소자 표면(405)에 결합된다. 광 투과성 기판(404)이 하부 소자 표면(405)에 결합되면, 이전에 상부 표면(412)에 접착된 지지 웨이퍼는 제거되거나 유지될 수 있다. 도 3 에 나타낸 실시예와 유사하게, 도 4 에 나타낸 본 실시예에 대해 달성할 수 있는 소자 밀도는 또한 도 1 에 나타낸 나란한 구성에 의해 성취될 수 있는 것보다 더 높다. 또한, 도 3 에 나타낸 실시예와 유사하게, 도 4 의 본 실시예는 III-V족 소자(406)에 대한 접촉 저항을 감소시키고, 반도체 소자(402)의 바닥면(410)을 통해 더 큰 유효 광학 활성 면적을 제공하는 것과 같은 유사한 이점을 공유한다.
도 2, 3 및 4 는 III-V족 소자(217, 304, 406)의 두 접촉부(예를 들어, 공급 및 배수 접촉부)만을 도시하지만, 하나 이상의 추가적인 접촉부(예를 들어, 게이트 접촉부)는 III-V족 소자(217, 304, 406)에 형성될 수 있다.
도 5 는 일 실시예에 따른, 도 2 내지 4의 반도체 소자(202, 302, 402)를 제조하는 방법(500)의 단계를 도시하는 흐름도이다. 특히, 모든 반도체 소자(202, 302, 402)는 단계(502)에서 단계(512)까지 유사한 공정 단계를 공유한다. 그러나, 도 3 의 반도체 소자(302)의 제작은 단계(514)로 계속되고, 도 4 의 반도체 소자(402)의 제작은 단계(514) 및 단계(516)로 계속된다. 이러한 다른 실시예 사이에서의 차이점은 다음 설명에서 명확해질 것이다.
단계(502)에서, 기판층(208) 및 상기 기판층(208)에 접착된 소자층(210)을 포함하는 III-V족 반도체 재료층(206)이 형성된다. III-V족 반도체 재료를 형성하는 단계는 기판층(208)에 소자층(210)을 에피택시얼하게 증착하는 것을 포함한다. 형성된 III-V족 소자층(210)은 바람직하게는 낮은 입자 및 결함 밀도를 갖는 고품질이다. 본 실시예에서, 기판층(208)은 실리콘 기판을 포함하고 III-V족 반도체 소자층(210)은 GaN 기반으로 하며, 여기서 GaN 기반 소자층(210)은 유기 금속 화학 증착법(metal organic chemical vapor deposition; MOCVD)기술을 이용하여 실리콘 기판(208)에 증착된다. III-V족 반도체 재료층(206)은 따라서 본 실시예에서 III-V 반도체-온-실리콘 기판(III-V semiconductor-on-Si substrate)으로 간주될 수 있다. 도 2 내지 4 와 관련하여 논의된 바와 같이, 소자층(210)은 III-V족 소자(217, 304, 406)의 광학 활성층 또는 전기적 활성층을 형성할 수 있는 활성층(218, 306)을 포함한다. 이와 별도로, CMOS와 상보적인 웨이퍼는 프론트-엔드 CMOS 공정을 거쳐 보내진다. 본 실시예에서 CMOS와 상보적인 웨이퍼는 실리콘(Si) 웨이퍼를 포함하지만, 게르마늄(Ge) 웨이퍼를 또한 포함할 수 있다. 프론트-엔드 CMOS 공정 이후에, 트랜지스터와 분리 영역을 포함하는 소자 구조물은 CMOS와 상보적인 웨이퍼의 표면에 형성된다. CMOS와 상보적인 웨이퍼 상의 소자들 사이에 주요 상호 연결은 이 단계에서 형성되지 않는다. 핸들 웨이퍼(handle wafer)는 부분적으로 처리된 CMOS 소자층(204)을 형성하기 위해 CMOS와 상보적인 웨이퍼가 바닥면(즉, 웨이퍼 기판의 측면)에서 에칭되기 전에 CMOS와 상보적인 웨이퍼의 상부면(즉, 소자 구조물이 형성되는 CMOS와 상보적인 웨이퍼의 측면)에 부착된다. 본 실시예에서, 부분적으로 처리된 CMOS 소자층(204)은 1 μm 미만, 바람직하게는 약 800 nm의 두께로 에칭된다. 핸들 웨이퍼는 그러므로 상대적으로 얇은 부분적으로 처리된 CMOS 소자층(204)에 대해 기계적 지지를 제공한다. 부분적으로 처리된 CMOS 소자층(204)을 에칭하는 것과 관련된 공정은 간결을 위해 여기에서 상세화 되지 않았지만 관련된 공정은 US 특허 제10,049,947호에 논의되고, 이의 전문은 본 명세서에 포함된다. 부분적으로 처리된 CMOS 소자층(204)은 적어도 하나의 트랜지스터(205)를 포함한다.
단계(504)에서, 전기 전도성 중간층(228)은 소자층(210)에 형성된다. 바람직하게는, 전기 전도성 중간층(228)은 전기 전도성 중간층(228)의 측면 저항이 최소화되도록 금속과 유사한 전기 전도성을 가진다. 따라서 III-V족 소자(217, 304, 406)의 소자 성능이 저하되지 않도록 전기 전도성 중간층(228)의 측면 저항이 허용 가능한 범위 내(예를 들어, 100 Ohm/sq 미만)에 있는 한 전기 전도성 중간층(228)은 임의의 전기 전도성 물질을 포함한다. 전기 전도성 중간층(228)은 금속, 인듐 주석 산화물(ITO) 같은 금속 및/또는 전도성 산화물의 하나 이상의 층을 어떤 조합으로도 포함할 수 있다.
단계(506)에서, 접합 물질(230)은 전기 전도성 중간층(228)에 증착된다. 본 실시예에서 접합 물질(230)은 이산화규소(SiO2)를 포함한다. 다른 실시예에서, 접합 재료(230)는 산화 알루미늄(aluminum oxide; AlOx) 과 질화규소(silicon nitride; SiNx) 같은 임의의 다른 적절한 접합 물질 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 전기 전도성 중간층(228)은 접합 물질(230)의 필요없이 부분적으로 처리된 CMOS 소자층(204)에 직접적으로 결합된다. 이러한 경우, 단계(506) 및 이의 후속 단계(508)는 수행되지 않는다.
단계(508)에서, 접합 물질(230)은 화학 기계적으로 연마된다. 이것은 전기 전도성 중간층(228)과 부분적으로 처리된 CMOS 소자층(204) 사이에 최종 결합 강도를 향상시키기 위한 후속 결합 공정 이전에 접합 물질(230)의 평평한 표면이 달성되는 것을 보장한다. 본 실시예에서, 부분적으로 처리된 CMOS 소자층(204)을 접합 물질(230)을 통해 전기 전도성 중간층(228)에 결합하기 전에, 부분적으로 처리된 CMOS 소자층(204)은 적어도 하나 이상의 트랜지스터(205)가 형성된 부분적으로 처리된 CMOS 소자층(204)의 표면이 핸들 웨이퍼를 향하도록 핸들 웨이퍼에 접착된다. 본 실시예에서, 핸들 웨이퍼는 단계(502)에서 설명된 것과 같은 부분적으로 처리된 CMOS 소자층에 이전에 부착된 것과 동일한 핸들 웨이퍼이므로, 이 단계에서 핸들 웨이퍼를 접착시키기 위해 추가적인 단계가 요구되지 않는다. 일 실시예에서, 접합 산화물 및/또는 질화물(bonding oxide and/or nitride)은 또한 부분적으로 처리된 CMOS 소자층(204)의 바닥면(즉, 부분적으로 처리된 CMOS 소자층(204)에 대해 핸들 웨이퍼의 반대쪽)에 증착될 수 있다.
단계(510)에 있어서, 전기 전도성 중간층(228)은 부분적으로 처리된 CMOS 소자층(204)에 결합된다. 본 실시예에서, 부분적으로 처리된 CMOS 소자층(204)은 접합 물질(230)을 통해 전기 전도성 중간층(228)에 결합된다. 다른 접합 산화물 또는 질화물 층이 상기 논의된 바와 같이 부분적으로 처리된 CMOS 소자층(204)의 바닥면에 증착된 일 실시예에 있어서, 이 또다른 접합 산화물 또는 질화물 층은 부분적으로 처리된 CMOS 소자층(204)을 전기 전도성 중간층(228)에 결합하기 위해서 전기 전도성 중간층(228)에 증착된 접합 물질(230)에 결합된다. 부분적으로 처리된 CMOS 소자층(204)이 이러한 접합 단계(510) 이전에 핸들 기판에 부착되는 본 실시예에 있어서, 핸들 기판은 이 접합 단계(510) 이후에 제거된다. 전술된 바와 같은 일부 실시예에 있어서, 전기 전도성 중간층(228)은 부분적으로 처리된 CMOS 소자층(204)에 직접적으로 결합된다.
단계(512)에 있어서, CMOS 소자층(204)의 적어도 하나의 트랜지스터(205)를 III-V족 소자(217, 304, 406)에 전기적으로 연결하기 위해 비아 및 금속선/상호 연결부가 형성된다. 도 2 내지 4 에 나타낸 본 실시예에서, 접촉 플러그(232) (예를 들어, 텅스텐 플러그)는 접촉 플러그(232)의 상부 표면이 부분적으로 처리된 CMOS 소자층(204) 위에 형성된 적어도 하나의 트랜지스터(205)와 대략 동일 평면상에 있도록 III-V족 소자 접촉부 위에 형성된다. 이어서, 백-엔드 CMOS 공정은 집적 회로를 형성하기 위해 III-V족 소자(217, 304, 406)와 부분적으로 처리된 CMOS 소자층(204)의 적어도 하나의 트랜지스터(205) 사이에 상호 연결을 형성하기 시작할 수 있다. 예를 들어, 상호 연결부는 적어도 하나의 트랜지스터(205)의 접촉 패드와 III-V족 소자의 접촉 패드(232)에 형성되어 이들 소자를 연결할 수 있다. III-V족 소자와 CMOS 소자층(204)의 적어도 하나의 트랜지스터를 연결하는 상호 연결부의 복잡한 네트워크를 형성하기 위해 다중 레벨의 금속이 사용될 수 있다.
도 2 내지 4 에 나타낸 바와 같은 반도체 소자에 대한 공정 흐름은 여기서 나뉜다. 다음 단계 (514) 및 (516)는 III-V족 소자(304, 406)가 광전자 소자인 실시예에 대한 것이다. 도 2 의 실시예에서, 단계(514) 및 (516)는 수행될 필요가 없다.
단계(514)에서, 기판층(208)은 제거된다. CMOS 소자층(204)이 단계(510)에서 전기 전도성 중간층(228)에 결합된 후에 단계(514)가 수행된다. 도 3 및 4 의 실시예의 경우, 본 단계(514)는 기판층(208)을 제거하여 빛(312, 408)이 반도체 소자(302, 402)의 하부면(314, 410)으로부터 투과 및/또는 수신되도록 하기 위해 수행된다. 단계(514) 전에, 기판층(208)이 이러한 실시예들에서 제거되는 경우 추가적인 구조적 지지를 제공하기 위해 반도체 소자(302, 402)의 상부면(316, 412)은 지지 웨이퍼 또는 구조물(도시되지 않음)에 부착된다. 백-엔드 상호 연결부/패드는 반도체 소자(302, 402)의 상부면(316, 412)에 지지 웨이퍼 또는 구조물을 통해 접근될 수 있는 반면, 빛은 반도체 소자(302, 402)의 하부면(314, 410)으로부터 방출 또는 수신된다.
도 3 에 나타낸 반도체 소자(302)에 대한 공정 흐름은 기판층(208)이 제거된 단계(514)에서 끝난다. 도 4 의 실시예의 경우, 광 투과성 기판(404)를 III-V족 소자(406)의 하부 소자 표면(405)에 결합하는 추가적인 공정 단계가 있다.
단계(516)에서, 광 투과성 기판(404)은 기판층(208)이 단계(514)에서 제거된 후에 III-V족 소자(406)의 하부 소자 표면(405)에 결합되고, 상기 하부 소자 표면(405)은 기판층(208)에 이전에 부착된 표면이다. 광 투과성 기판(404)은 광학적으로 투명한 기판이고 유리 기판을 포함할 수 있다. 도 4 에 나타낸 실시예에 있어서, 하부 소자 표면(405)은 이전에 버퍼층(212)을 통해, 기판층(208)에 부착된다. 이 경우에, 투과성 기판(404)은 버퍼층(212)을 통해, III-V족 소자(406)의 하부 소자 표면(405)에 결합된다. 반도체 소자(402)는 버퍼층(212)을 포함하지 않는 실시예에 있어서, 하부 소자 표면(405)은 기판층(208)에 직접적으로 부착된다. 이 경우에, 광 투과성 기판(404)은 III-V족 소자(406)의 하부 소자 표면(405)에 직접적으로 결합된다. 어느 경우든, 광 투과성 기판(404)은 하부 소자 표면(405)에 결합되고, 하부 소자 표면(405)은 기판층(208)에 이전에 부착된 표면이라고 말할 수 있다. 선택적으로, 접합 산화물 또는 접합 질화물 또는 이 둘의 조합과 같은 접합 물질은 이 접합 공정 단계를 돕기 위해 단계(516) 전에 III-V족 소자(406)의 하부면에 형성될 수 있다. 일 실시예에 있어서, III-V족 소자(406)의 하부 소자 표면(405)에 대한 광 투과성 기판(404)의 결합력을 향상시키기 위해 단계(516) 전에 또다른 접착 물질이 또한 광 투과성 기판(404)의 표면에 형성될 수 있다. 이 경우, III-V족 소자(406)의 하부면에 형성된 접착 물질 및 광 투과성 기판(404)의 표면에 형성된 또다른 접착 물질을 통해, 광 투과성 기판(404)은 III-V족 소자(406)의 하부 소자 표면(405)에 결합된다. 단계(516)를 수행한 후, 광 투과성 기판(404)은 반도체 소자(402)에 충분한 구조적 지지를 제공하기 때문에 반도체 소자(402)의 상부면(412)에 부착된 지지 웨이퍼 또는 구조물은 선택적으로 제거될 수 있다.
도 6 및 7 은 픽셀 풋프린트(pixel footprint)의 크기가, 예를 들어, 도 3 또는 4 에 나타난 바와 같은 실시예를 사용함으로써, 본 개시의 구현에 의해 얼마나 감소될 수 있는지 보여준다.
도 6 은 도 1 의 종래 기술에서 사용된 나란한 구성에 따른 회로 레이아웃(600)의 평면도를 도시한다. 이 종래 기술 구성에서, CMOS 드라이버(602) 및 CMOS 제어 회로(604)는 나란한 구성이 채택되었기 때문에 픽셀의 상단에 위치할 수 없다. 이 경우에, LED CMOS 제어 회로(604)와 드라이버(602)는 LED 활성 영역(606)에 인접하게 위치하여, 약 100 μm
Figure pct00002
100 μm의 총 픽셀 풋프린트를 생성한다.
도 7 은 부분적으로 처리된 CMOS 소자층(204)과 III-V족 반도체 재료층의 소자층 사이에 전기 전도성 중간층(228)을 포함하는 도 3 또는 4 에 나타낸 바와 같은 실시예에 사용하는 회로 레이아웃(700)의 평면도를 도시한다. 본 실시예에서, III-V족 소자(304, 306)는 LED 같은 광전자 소자이고, 픽셀(706)은 CMOS 드라이버(702), CMOS 제어 회로(704) 및 LED 활성 영역을 포함한다. 도 7 에 나타낸 것과 같이, 본 실시예의 CMOS 제어 회로(704)는 LED 픽셀 영역(706)의 상단에 배치될 수 있고, 이에 따라 총 픽셀 영역을 약 100 μm
Figure pct00003
70 μm로, 그리고 픽셀 풋프린트를 약 30%까지 감소시킨다. 당업자에 의해 이해되는 바와 같이, 도 7 에 나타낸 회로 레이아웃(700)은 일 실시예로서 역할을 한다. 또 다른 실시예에 있어서, CMOS 드라이버와 CMOS 컨트롤 회로에 의해 점유된 면적은 III-V족 소자의 활성 영역과 크기가 유사할 수 있다. 이 경우, 픽셀 풋프린트의 50%에 가까운 감소를 달성할 수 있다.
도 8 은 제작된 실제 반도체 소자의 단면 전자 현미경 (EM) 이미지를 도시하고, 실제 반도체 소자는 도 2 에 나타낸 바와 같이 유사한 구조를 가진다. 도 8 에 나타낸 바와 같이, 집적 반도체 소자(802)는 CMOS 소자층(804), III-V족 소자층(806) 및 기판층(808)을 포함한다. 이 실시예에서, CMOS 소자층(804)은 실리콘 CMOS 소자층이고, III-V족 소자층(806)은 GaN LED를 포함하는 GaN 기반 층이며, 기판층(808)은 실리콘 기판을 포함한다. 실리콘 CMOS 소자층(804)과 III-V족 소자층(806) 사이에 위치한 밝은 선으로 표시된 층(810)은 전기 전도성 중간층(810)이다. 게다가, 도 8 에 나타낸 것과 같이, 회로 상호 연결부(812)는 실리콘 CMOS 소자층(804)의 실리콘 CMOS 소자를 III-V족 소자층(806)의 GaN LED와 연결하기 위해 집적 반도체 소자(802) 위에 형성된다. 특히, 도 8 은 도 7 에 나타낸 감소된 픽셀 풋프린트를 얻기 위해 GaN LED 소자의 상단에 배치된 실리콘 CMOS 소자층(804)의 배치를 도시한다.
본 발명의 대안적인 실시예는 다음을 포함한다: (i) III-V족 소자의 나머지 영역이 덮이지 않은 반면, 부분적으로 처리된 CMOS 소자층에 의해 덮인 III-V족 소자의 일부 영역(예를 들어, 영역의 절반), 및 (ii) III-V족 소자의 모든 접촉 (즉, 공급 접촉, 배수 접촉 및/또는 게이트 접촉)이 상부 소자 표면(224) 위에 형성될 수 있다.
위의 (i)의 경우, 부분적으로 처리된 CMOS 소자층 아래에 III-V족 소자가 위치하는 실시예(예를 들어, 도 2, 3 및 4 의 실시예에 의해 나타낸 바와 같은)와 비교하여, III-V+CMOS 소자 회로의 밀도는 최대화되지 않을 수 있지만, 상부 소자 표면(224)으로부터 광 추출이 가능한 동안에 밀도는 여전히 향상될 수 있다. 이 트레이드-오프(trade-off)는 특정 응용에서 합리적일 수 있다.
본 발명의 특정 실시예만이 상세하게 설명되었지만, 첨부된 청구항에 따라 많은 변형이 가능하다. 예를 들어, 단계(508)같은, 특정 공정 단계는 선택적으로 이해될 것이다. 또한, 한 실시예와 관련되어 설명된 특징은 하나 이상의 다른 실시예에 포함될 수 있고, 그 반대의 경우도 마찬가지이다.

Claims (13)

  1. (i) 기판층과 상기 기판층에 부착되는 소자층을 포함하는 III-V족 반도체 재료층을 형성하는 단계; 및
    (ii) 적어도 하나의 트랜지스터를 갖는 부분적으로 처리된 CMOS 소자층에 전기 전도성 중간층을 결합하기 전에 상기 소자층에 전기 전도성 중간층을 형성하는 단계;
    를 포함하는, 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 전도성 중간층을 부분적으로 처리된 CMOS 소자층에 결합하는 것을 더 포함하는, 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 III-V족 반도체 재료층을 형성하는 단계는 소자층을 기판층에 에피택시얼하게 증착하는 것을 포함하는, 반도체 소자의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소자층은 상부 소자 표면, 하부 소자 표면, 및 상부 소자와 하부 소자 표면 사이에 활성 광학 영역을 갖는 광전자 소자를 포함하며;
    상기 하부 소자 표면은 기판층에 부착되고, 빛의 통로는 하부 소자 표면을 통과하는, 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 기판층은 광 투과성 기판을 포함하는, 반도체 소자의 제조방법.
  6. 제4항에 있어서,
    상기 CMOS 소자층이 전기 전도성 중간층에 결합된 후에 기판층을 제거하는 것을 더 포함하는, 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 기판층을 제거한 후 광 투과성 기판을 광전자 소자의 하부 소자 표면에 결합하는 것을 더 포함하는, 반도체 소자의 제조방법.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 CMOS 소자층의 적어도 하나의 트랜지스터를 광전자 소자에 전기적으로 연결하기 위해 비아와 금속선을 형성하는 것을 더 포함하는, 반도체 소자의 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 CMOS 소자층을 전기 전도성 중간층에 결합하기 전에 전기 전도성 중간층에 접합 물질을 증착하는 것을 더 포함하고, 접합 물질을 화학 기계적으로 연마하는 것을 더 포함하는, 반도체 소자의 제조방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 전기 전도성 중간층은 인듐 주석 산화물을 포함하는, 반도체 소자의 제조방법.
  11. 적어도 하나의 트랜지스터를 갖는 부분적으로 처리된 CMOS 소자층;
    기판층과 상기 기판층에 부착된 소자층을 포함하는 III-V족 반도체 재료층; 및
    부분적으로 처리된 CMOS 소자층과 상기 소자층에 부착되고 사이에 끼워진 전기 전도성 중간층;
    을 포함하는, 반도체 소자.
  12. 제11항에 있어서,
    상기 소자층은 상부 소자 표면, 하부 소자 표면, 및 상부 소자와 하부 소자 표면 사이에 활성 광학 영역을 갖는 광전자 소자를 포함하며, 상기 하부 소자 표면은 기판층에 부착되고, 빛의 통로는 하부 소자 표면을 통과하는, 반도체 소자.
  13. 제12항에 있어서,
    상기 기판층은 광 투과성 기판을 포함하는, 반도체 소자.
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