KR101811673B1 - 반도체 발광 디바이스 상에 유전체 층을 형성하는 방법 - Google Patents
반도체 발광 디바이스 상에 유전체 층을 형성하는 방법 Download PDFInfo
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Abstract
n-타입 영역과 p-타입 영역 사이에 배치된 발광 층을 포함하는 반도체 구조물이 형성된다. 제1 금속 접촉부는 상기 n-타입 영역의 일부에 형성되고, 제2 금속 접촉부는 p-타입 영역의 일부에 형성된다. 상기 제1 금속 접촉부와 제2 금속 접촉부는 반도체 구조물의 동일한 측에 형성된다. 유전 물질은 상기 제1 금속 접촉부와 제2 금속 접촉부 사이에 배치된다. 유전 물질은 반도체 구조물의 일부, 제1 금속 접촉부의 일부 및 제2 금속 접촉부의 일부와 직접 접촉한다. 제1 금속 접촉부의 표면, 제2 금속 접촉부의 표면 및 유전 물질의 표면을 포함하는 평탄한 표면이 형성된다.
Description
관련 출원의 교차 참조
본 출원은 2009년 6월 3일자로 출원되어, 본 명세서에 참조로서 통합된 미국 출원 번호 12/477,222의 계속 출원이다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것이며, 좀 더 상세하게는 플립 칩(flip chip) 반도체 발광 디바이스를 지지(support)하고 n- 및 p-접촉부들을 전기적으로 절연시키는 유전체 층을 사용하는 것에 관한 것이다.
LED들(light emitting diodes)과 같은 반도체 발광 디바이스들은 현재 이용 가능한 가장 효율적인 광원들 중 하나이다. 가시 스펙트럼에 걸쳐 동작 가능한 고휘도 LED들의 제작에 최근 관심이 있는 물질 시스템들은 Ⅲ-Ⅴ족 반도체들, 특히, Ⅲ-질화물 물질이라고도 하는 갈륨(gallium), 알루미늄(aluminum), 인듐(indium) 및 니트로겐(nitrogen)의 2가, 3가 및 4가 합금들과 갈륨, 알루미늄, 인듐, 비소(arsenic) 및 인(phosphorus)의 2가, 3가 및 4가 합금들을 포함한다. MOCVD(metal organic chemical vapor deposition), MBE(molecular beam epitaxy) 또는 다른 에피택셜(epitaxial) 기술들에 의해, 종종, Ⅲ-질화물 디바이스들은 사파이어, 실리콘 탄화물 또는 Ⅲ-질화물 기판들에서 에피택셜(epitaxial) 성장하고, Ⅲ-인화물 디바이스들은 갈륨 비화물(gallium arsenide)에서 에피택셜 성장한다. 종종, n-타입 영역이 기판 상에 퇴적되고, 그 후, 발광 또는 활성 영역은 n-타입 영역 상에 퇴적되며, 그 후, p-타입 영역이 활성 영역 상에 퇴적된다. p-타입 영역이 기판에 인접하도록 상기 층들의 순서는 뒤집어질 수 있다.
도 1은 반도체 디바이스(30)를 도시하며, 본 명세서에 참조로서 통합된 미국 특허 2008/0081397에 더 상세하게 설명되어 있다. 디바이스(30)는 에피택셜 구조물(32)를 포함한다. 에피택셜 구조물(32)은 기판(34)상에 성장되는 n-타입 영역(36)을 포함한다. 에피택셜 구조물(32)은 n-타입 영역(36)상에 성장되는 발광 영역(38) 및 상기 발광 영역(38)상에 성장되는 p-타입 영역(40)을 더 포함한다. 일반적으로, n-타입 영역(36), p-타입 영역(40) 및 발광 영역(38) 복수의 상이한 구성 및 도펀트(dopant) 농도의 층들을 각각 포함할 수 있다. 일 실시예에서, 프로세싱 후에 기판(34)을 제거하도록 요구되는 곳에서, 에피택셜 구조물(32)로부터 기판의 이형(release)을 용이하게 하기 위해, n-타입 영역(36)은 n-타입 영역과 기판 사이에 위치된 이형 층(도시되지 않음)을 포함할 수 있다.
일반적으로 고반사 금속을 포함하는 p-금속 층(44)은 p-타입 영역(40)과의 전기적 접촉에 의해 형성된다. 선택적인 가드(guard) 층(46)이 p-금속 층(44) 위에 퇴적될 수 있다. 가드 층(46)은, 예를 들어, p-금속 층(44)이 은을 포함할 때 사용될 수 있는데, 이는 은이 에피택셜 구조물(32)의 다른 부분들로 이동하는 것을 방지하기 위해 가드층이 포함되는 경우이다. 가드 층(46)은 p-금속 층(44)과 전기적으로 접촉되어 있다. 하나 이상의 p-전극 금속 층들(48)이 가드 층(46) 위에 퇴적되어, 그것과 전기적 접속을 할 수 있다. 유전체 가드 층의 경우에, p-전극 금속층(48)과 p-금속 층(44) 사이의 접촉을 용이하게 하기 위해, 비아 홀(via hole)이 가드 층을 통해 에칭될 수 있다.
에피택셜 구조물(32)은 하나 이상의 빈 공간(void)(50)들을 더 포함한다. 빈 공간(50)들은 n-타입 영역(36)에의 전기적 접속을 용이하게 한다. 유전체 층(52)은 가드 금속 층들(46) 및 빈 공간(50)의 측면 벽 표면에 퇴적된다. 에피택셜 구조물(32)은 또한 유전체 층(52) 및 빈 공간(50)의 바닥면 상에 퇴적된 n-전극 금속 층(56)을 포함한다. 빈 공간(50)의 바닥에서의 n-전극 층(56)은 n-타입 영역(36)과 전기적 접속을 이루고, 거기에 전기적 접속을 제공한다. 유전체 층(52)은 n-전극들(56)을 p-전극(48), 가드 금속 층(46) 및 p-타입 영역(40)으로부터 전기적으로 절연시킨다.
빈 공간(50)은 p-전극(48)을 n-전극들(56)로부터 전기적으로 절연시키도록 동작하는 트렌치(trench)를 더 포함할 수 있다. 빈 공간(50)들은 마운팅 및/또는 동작 중에 반도체 구조물(30)이 손상받기 쉽게하여 구조물을 약화시킨다. 빈 공간(50)들을 실질적으로 지지 물질(110)이 채운다. 지지 물질(110)은 마운팅 및/또는 동작 중에 반도체 구조물(30)를 지지하도록 충분히 응고된다. 일 실시예에서, 지지 물질(110)은 반도체 발광 구조물(30)의 동작 온도보다 높은 유리 변이 온도를 가지므로, 지지 물질이 광을 발생하도록 동작할 때 반도체 구조물을 지지하도록 충분히 딱딱한 상태로 남아 있다.
도시된 실시예에서, 지지 물질(110)은 빈 공간들(50)을 넘칠 만큼 채우고, 에피택셜 구조물(32)의 상면(112)의 적어도 일부를 덮는다. 지지 물질(110)은 복수의 반도체 구조물(30)들을 포함하는 웨이퍼(도시되지 않음)를 스핀 코팅(spin coating)함으로써 퇴적될 수 있다. 스핀 코팅은 충분한 양의 액체 지지 물질(110)보다 많이 퇴적시킨 후, 상기 액체가 웨이퍼 상에 얇은 코팅을 형성하도록 웨이퍼를 회전시키는 것을 수반한다. 예를 들어, 상기 코팅이 용매들의 증발을 통해 충분히 경화(cure)될 때까지 회전이 계속된다. 지지 물질(110)은, 그 후, 반도체 구조물(30)를 충분히 지지하는 지지 물질을 굳히기 위해 지지 물질 경화 온도 이상으로 온도를 올리도록 웨이퍼를 오븐에 구움으로써 더 경화될 수 있다.
도 2를 참조하면, 웨이퍼를 평탄화함으로써 프로세스는 계속된다. 평탄화는 초과 지지 물질(110)을 마멸(abrade)시키도록 웨이퍼를 래핑(lapping)하는 것과 같은 기계적 프로세스 단계들을 수반할 수 있다. 일 실시예에서, 래핑은 충분히 평평한 마운팅 표면을 제공하도록 n-전극 층(56) 및 p-전극(48)의 일부를 제거할 수 있다. 기계적인 래핑은 또한 화학적인 에칭과 결합될 수 있다.
n- 및 p-접촉부들 사이의 분리된 비 평면 유전체에 대한 요구를 없애면서, 디바이스의 임의의 빈 공간들을 채우고 p- 및 n-접촉부들을 전기적으로 절연시키는 유전체 층을 가진 반도체 발광 디바이스를 형성하는 것이 본 발명의 목적이다.
본 발명의 실시예들에서, n-타입 영역 및 p-타입 영역 사이에 배치된 발광층을 포함하는 반도체 구조물이 형성된다. 제1 금속 접촉부는 n-타입 영역의 일부 상에 형성되고, 제2 금속 접촉부는 p-타입 영역의 일부 상에 형성된다. 제1 및 제2 금속 접촉부들은 반도체 구조물의 동일 측면 상에 형성된다. 유전 물질은 제1 금속 접촉부와 제2 금속 접촉부 사이에 배치된다. 유전 물질은 반도체 구조물의 일부, 제1 금속 접촉부의 일부 및 제2 금속 접촉부의 일부와 직접적으로 접촉되어 있다. 제1 금속 접촉부의 표면, 제2 금속 접촉부의 표면 및 유전 물질의 표면을 포함하는 평평한 표면이 형성된다.
도 1은 발광 디바이스내의 빈 공간들을 채우고 있는 지지 물질을 가진 Ⅲ-질화물(nitride) 발광 디바이스를 도시한다.
도 2는 n형 및 p형 전극을 노출시키기 위해 지지 물질을 평탄화시킨 후의 도 1의 디바이스를 도시한다.
도 3은 본 발명의 실시예에 따른 발광 디바이스의 평면도이다.
도 4 및 도 5는 도 3에 도시된 디바이스의 단면도이다.
도 6은 도 3에서 도시된 디바이스가 탑재될 수 있는 마운트(mount)의 평면도이다.
도 7은 도 6에서 도시된 마운트의 단면도이다.
도 8은 본 발명의 실시예들에 따른, 재분배된 전기 접촉부들을 가진 발광 디바이스의 단면도이다.
도 9는 도 3에 도시된 디바이스가 탑재될 수 있는 대안적인 마운트의 평면도가다.
도 10은 도 9에 도시된 마운트의 단면도이다.
도 2는 n형 및 p형 전극을 노출시키기 위해 지지 물질을 평탄화시킨 후의 도 1의 디바이스를 도시한다.
도 3은 본 발명의 실시예에 따른 발광 디바이스의 평면도이다.
도 4 및 도 5는 도 3에 도시된 디바이스의 단면도이다.
도 6은 도 3에서 도시된 디바이스가 탑재될 수 있는 마운트(mount)의 평면도이다.
도 7은 도 6에서 도시된 마운트의 단면도이다.
도 8은 본 발명의 실시예들에 따른, 재분배된 전기 접촉부들을 가진 발광 디바이스의 단면도이다.
도 9는 도 3에 도시된 디바이스가 탑재될 수 있는 대안적인 마운트의 평면도가다.
도 10은 도 9에 도시된 마운트의 단면도이다.
도 1 및 도 2에 도시된 디바이스는 매립된 금속간 유전체 층(52)을 필요로 한다. 이전에 존재하는 또는 매립된 유전체 층(52)이 퇴적되는 동안 생성된 작은 조각들 또는 빈 공간들이 디바이스의 단락들을 유발할 수 있다. 그러한 유전체 층(52)의 사용은 높은 제조 수율의 달성을 위해 엄격한 오염 제어 및 웨이퍼(wafer) 세정을 필요로 한다.
본 발명의 실시예들에서, 다이(die)를 지지하도록 퇴적된 유전 물질은 또한, 도 1 및 도 2에서 도시된 것과 같이 매립된 유전체 층(52)의 필요성을 제거하면서 n 및 p 금속 접촉부들을 전기적으로 절연시키는 역할을 한다.
도 3은 디바이스의 실시예들에 따른 LED의 평면도이다. 도 4 및 도 5는 도 3에 도시된 축을 따른 단면도이다. 상기 LED는 n 타입 영역과 p 타입 영역 사이에 끼워진 하나 이상의 발광 층들을 포함하는 반도체 구조물을 포함한다. 일부 실시예들에서, Ⅲ-P 및 Ⅲ-As 구조물들을 포함하는 임의의 Ⅲ 내지 Ⅴ족의 구조물과 같은 임의의 적절한 반도체 구조물이 사용될 수 있음에도 불구하고, 상기 반도체 구조물은 Ⅲ-질화물(nitride) 구조물이고, 상기 발광 층들은 청색 광을 방출하도록 구성된다. Ⅲ-질화물 구조물은 통상적으로 n-타입 영역, 그 다음에 발광 영역, 그 다음에 p-타입 영역을 성장시킴으로써 사파이어 또는 SiC 성장 기판(60) 상에서 성장된다. 성장 기판은 성장 후에 반도체 구조물로부터 제거될 수 있다.
n-타입 영역(62)은, 예를 들어, n-타입일 수 있고 또는 의도적으로 도핑되지 않을 수 있는 버퍼 층들 또는 핵 형성(nucleation) 층들과 같은 준비 층, 성장 기판의 후속 이형(release) 또는 기판 제거 후에 반도체 구조물의 박형화를 용이하게 하도록 설계된 이형 층, 및 광을 효과적으로 방출시키기 위한 발광 영역에 바람직한 특별한 광학적 또는 전기적 특성들을 위해 설계된 n- 또는 심지어 p-타입 디바이스 층들을 포함하는 상이한 구성물들 및 도펀트(dopant) 농도의 다중 층들을 포함할 수 있다.
발광 영역(64)은 n-타입 영역(62) 위에 성장된다. 적절한 발광 영역들의 예시들은 단일의 두껍거나 얇은 발광 층 및 배리어(barrier) 층에 의해 분리된 다중의 얇거나 두꺼운 양자 우물 발광 층들을 포함하는 다중 양자 우물 발광 영역을 포함한다. 예를 들어, 다중 양자 우물 발광 영역은 GaN 또는 InGaN 배리어들에 의해 분리된 다중 InGaN 발광 층들을 포함할 수 있다. 디바이스의 하나 이상의 발광 층들은 예를 들어, Si로 도핑될 수 있으며, 또는 발광 층 또는 층들은 의도적으로 도핑되지 않을 수 있다.
p-타입 영역(66)은 발광 영역(64) 위에 성장된다. n-타입 영역과 같이, p-타입 영역은 의도적으로 도핑되지 않은 층들 또는 n-타입 층들을 포함하는, 상이한 구성물, 두께 및 도펀트 농도의 다중 층들을 포함할 수 있다.
p-타입 영역 및 발광 영역의 일부는 n-전기 접촉부가 형성되는 n-타입 영역의 표면을 드러내기 위해 에칭된다. N-접촉부(68)(제1 금속 접촉부)는 n-타입 영역(62)의 노출된 부분 상에 형성되고, p-접촉부(70)(제2 금속 접촉부)는 p-타입 영역(66)의 나머지 부분 상에 형성된다. 도 3 내지 도 5에 도시된 디바이스에서, n-접촉부(68)는 디바이스를 둘러싸고, 디바이스의 중앙을 향해 확장되는 몇몇의 핑거(finger)들을 포함한다. 몇몇 실시예들에서, n-접촉부 상의 두 점간의 최단 거리는 n-타입 영역(62)에서의 전류 확산 거리의 두 배를 넘지 못한다. 일부 실시예들에서, n- 및 p-접촉부들의 윗 부분들이 대략 같은 높이가 되게 하고, 또는 n-접촉부의 윗부분이 p-타입의 윗부분보다 높게 하기 위해, n-접촉부(68)는 p-접촉부(70)보다 두껍다.
유전 물질(74)은 n- 및 p-접촉부들(68 및 70)을 전기적으로 절연시킨다. 유전 물질(74)은, 예를 들어, 폴리이미드(polyimide) 또는 BCB(benzocyclobutene-based)와 같은 고분자, 또는 실리콘 이산화물 또는 실리콘 질화물과 같은 무기 물질일 수 있다. 유전 물질(74)은 디바이스 내의 임의의 빈 공간들을 채우는 방식으로 퇴적될 수 있다.
도 3 내지 도 5에 도시된 LED는 성장 기판 상에 반도체 구조물을 성장시킨 후, n-접촉부가 형성되는 n-타입 영역의 일부를 노출시키기 위해 반도체 구조물을 패터닝함으로써 형성된다. 일부 실시예들에서는, 하나 이상의 금속 층은, 그 후, n- 및 p-접촉부들을 형성하도록 퇴적되고 패터닝된다. n- 및 p-접촉부들을 캡슐화하고 그들 간의 임의의 빈 공간을 채우기 위해 유전 물질의 두꺼운 층이 표면에 퇴적된다. 유전 물질(74)은, 예를 들면, 플라즈마 강화(plasma-enhanced) 화학 기상 증착, 화학 기상 증착 또는 적절한 진공 증착 기술에 의해 형성된 회전 폴리이미드(spun-on polyimide) 또는 실리콘 질화물일 수 있다. n- 및 p-접촉부들을 덮고 있는 임의의 유전 물질을 제거하고 평평한 표면을 형성하기 위해 디바이스의 상면은, 그 후, 예를 들어, CMP(chemical mechanical polishing)에 의해 평탄화된다. 일부 실시예들에서, 유전 물질이 n- 및 p-접촉부들을 마운트에 본딩하는 것을 방해하는 것을 방지하기 위해, n- 및 p-접촉부들 간에 남아있는 유전 물질은 n- 및 p-접촉부들의 상면의 약간 아래로 에칭된다. 에칭된 두께는 약 100nm 내지 500nm일 수 있고, 습식 화학 에칭 또는 플라즈마 에칭에 의해 이루어질 수 있다.
일부 실시예들에서, 반도체 구조물을 패터닝하여 n-접촉부가 형성되는 n-타입 영역의 일부를 노출시킨 후에, 두꺼운 유전체 층이 가장 먼저 퇴적된다. n- 및 p-접촉부들에 대한 개구부는 유전체로 패터닝되며, 그 후, 예를 들어, 전기 도금, 증발 또는 임의의 다른 적절한 기술에 의해, n- 및 p-접촉부들은 개구부 내에 형성된다. 만약, 유전체로서 BCB가 사용된다면, 개구부는 경화되기 전에 석판술로(lithographically) 형성될 수 있다. 그 후, 임의의 초과 접촉부 금속을 제거하여 접촉부들 간의 유전 물질의 상면을 노출시키기 위해, 디바이스의 상면은, 예를 들어, CMP에 의해 평탄화된다. 그 후, 유전 물질은 상술된 바와 같이 에칭될 수 있다.
p-접촉부의 경우 반도체 구조물의 패터닝 전에, 또는 n- 및/또는 p-접촉부들 모두의 경우 유전 물질(74)의 퇴적 전에 금속 접촉부 층들의 퇴적 및 어닐링 역시 발생할 수 있다. 이런 경우들에서, 유전 물질의 개구부들은 아래의 박형의 접촉부 층들을 드러낸다. 개구부들은, 상술된 바와 같이, 금속으로 채워진 다음 평탄화된다. 본 기술 분야의 숙련자라면 특정한 접촉부의 형성을 위한 요구 조건들을 충족시키기 위해, 상술된 프로세스 단계들이 유연한 방법으로 순서 변경될 수 있다는 것을 이해할 것이다. 그러한 변형은 본 발명의 범주 내에 있다.
일부 실시예들에서, 순응형 본딩 구조물은 p-접촉부 및 n-접촉부 평탄화 표면들 중 하나 또는 양쪽 모두에서 형성된다. 순응형 본딩 구조물은 넓은 영역 금속 표면들의 본딩을 용이하게 하기 위해, 예를 들어, 1:2 이상의 종횡비를 가진 금속 범프(bump)들의 집합일 수 있다. 일부 실시예들에서, 상기 범프들은 1 내지 10 마이크론 사이의 직경 및 높이를 가질 수 있다. 높이가 3 마이크론 미만인 범프들은, 예들 들어, 증발 및 리프트 오프(lift-off) 기술들에 의해 형성될 수 있으며, 예를 들어, 전기 도금에 의해서 더 높은 범프들이 형성될 수 있다. 디바이스를 마운트에 본딩하는 동안, 본딩 동안 액화되는 땜납과는 다르게, 순응형 본딩 구조물은 고체 상태에서 소실된다. 순응형 본딩 구조물은 반도체 구조물을 마운트에 전기적으로 및 기계적으로 결합시킨다. 본 명세서에 참조로서 통합된, 미국 출원 번호 12/397,367, "순응형 본딩 구조물을 이용하여 반도체 디바이스를 본딩하는 방법(Method of Bonding a Semiconductor Device Using a Compliant Bonding Structure)"에서 순응형 본딩 구조물은 더 자세하게 설명된다.
도 6은 도 3 내지 도 5에서 도시된 디바이스가 탑재될 수 있는 구조의 평면도이다. 도 7은 도 6에 표시된 축을 따르는 마운트의 단면도이다. 상기 마운트는 LED 상에 p-접촉부(70) 및 n-접촉부들(68)과 동일한 p-접촉부(78) 및 n-접촉부(76)를 포함한다. 마운트 상의 p- 및 n- 접촉부들은 절연 물질(80)에 의해 전기적으로 절연된다. n- 및 p-접촉 패드들(82 및 84)은, 예를 들어, 전원과 같은 또 다른 구조에 LED를 전기적으로 접속시키기 위해 마운트 상에 형성된다. 일부 실시예들에서, LED 상에서, p-타입 영역을 둘러싸는 n-접촉부의 일부는 제거되거나 생략된다. 공간은 두꺼운 유전체 층으로 채워진다. 졀연체 물질은 마운트 상의 p-접촉 패드(84)에 대한 트레이스(trace)가 LED의 p-접촉부(70)에 전기적으로 접속되게 하는 접촉 "브릿지(bridge)"(72)를 형성하는데, 그렇지 않으면, p-접촉부(70)가 n-접촉부(68)를 단락시키지 않고 n-접촉부(68)에 의해 둘러싸여져 버린다.
도 9는 도 3 내지 도 5에 도시된 디바이스가 탑재될 수 있는 대안의 마운트의 평면도이다. 도 10은 도 9에 표시된 축을 따르는 마운트의 단면도이다. 도 6에서와 같이, 상기 마운트는 LED 상에 p- 및 n-접촉부들(70 및 68)과 동일한 p-접촉부(78) 및 n-접촉부(76)를 포함한다. 마운트 상의 p- 및 n- 접촉부들은 절연 물질(80)에 의해 전기적으로 절연된다. n- 및 p-접촉 패드들(82 및 84)은, 예를 들어, 전원과 같은 또 다른 구조에 LED를 전기적으로 접속시키기 위해 마운트 상에서 형성된다. 하나 이상의 비아(via)들(86)은 절연 물질(80)을 통해 n- 및 p-접촉 패드들(82 및 84)을 마운트의 바닥부에 형성된 접촉 패드들(87 및 88)에 접속시키도록 형성된다. 도 10에 도시된 비아는 p-접촉 패드(84)를 마운트 바닥부 상의 p-접촉 패드(87)에 접속시킨다.
상기 LED는, 예를 들어, 땜납, 열 압착 본드, 상호 확산 본드(interdiffusion bond) 또는 초음파 용접에 의해 본딩된 은 스터드 범프 어레이(Au stud bump array)에 의해 마운트에 연결될 수 있다. 성장 기판(60)은 마운트 상에 LED를 탑재한 후에, 예를 들어, 레이져 용융 또는 에칭과 같이 성장 기판에 적합한 프로세스에 의해 제거될 수 있다. 반도체 구조물은 성장 기판의 제거 후에, 예를 들어, 광 전기 화학(photoelectrochemical) 에칭함으로써 박형화되거나, 및/또는, 예를 들어, 거친 표면 또는 광 결정으로 텍스쳐 또는 패터닝될 수 있다. 하나 이상의 형광체들과 같은 파장 변환 물질 및/또는 이색성(dichroic) 필터, 편광기 또는 렌즈나 다른 광학 디바이스와 같이 다른 공지된 구조들이 반도체 구조물 위에 배치될 수 있다.
일부 실시예들에서, 도 8에 도시된 바와 같이, n- 및 p-접촉부들을 재분배하기 위해 유전 물질이 사용된다. 도 8의 디바이스에서, 앞서 도 3 내지 도 5를 참조하여 설명된 바와 같이, 반도체 구조물이 성장된 후, n-타입 영역(62)의 일부들을 노출시키도록 패터닝되며, 그 후, n- 및 p-접촉부들(68 및 70)이 형성되고, 그 후, 두꺼운 유전 물질(74)이 구조물 위에 배치된다. 유전 물질(74)은 n- 및 p-접촉부들(68 및 70)의 상면을 노출하지 않고 선택적으로 평탄화될 수 있다. 도 8에 도시된 디바이스의 왼쪽에서, 유전 물질(74)의 개구부들(90)은 n-접촉부들(68)과 정렬되도록 형성된다. 도 8에 도시된 디바이스의 오른쪽에서, 유전 물질(75)의 개구부들(91)은 p-접촉부들(70)과 정렬되도록 형성된다. 개구부들은, 그 후, 도전성 물질, 통상적으로는 금속으로 채워진다. 넓은 영역의 n-접촉부(92)(제3 금속 접촉부)는 디바이스의 왼쪽에 형성되고, 넓은 영역의 p-접촉부(93)(제4 금속 접촉부)는 디바이스의 오른쪽에 형성된다. 그 후, 절연 물질(95)은 넓은 영역의 n- 및 p-접촉부들(92 및 93) 위에 퇴적되어, 넓은 영역의 n- 및 p-접촉부들(92 및 93)을 전기적으로 절연시킨다. 그 후, 상기 구조는 접촉부들(92 및 93)을 노출시키면서 평탄화된다. 도 8에서 도시된 것과 같은 넓은 영역 접촉부들을 가진 디바이스는 마운트의 설계를 단순화시킬 수 있다.
본 발명의 실시예들은 몇몇의 이점들을 가질 수 있다. 유전 물질은 디바이스 내의 모든 빈 공간을 채우는 프로세스에 의해 형성되므로, 반도체 구조물은 기판의 제거 도중 및 후에도 완전히 지지되며, 이것은 기판의 제거 도중에 반도체의 파손의 빈도를 감소시킬 수 있다. 디바이스 구조물은 어떠한 추가적인 언더필(underfill) 물질도 포함할 필요가 없다. 앞서 도 1 및 도 2를 참조하여 설명된, 미세 조각들 및/또는 빈 공간에 의해 야기된 파손 및 결함들에 민감한 금속간 유전체가 제거되며, 이는 금속간 유전체에서의 결함에 의해 야기된 문제점들을 제거함으로써 디바이스의 열적 성능 및 수율을 개선시킬 수 있다.
상기 디바이스는 웨이퍼 형태로 평탄화되며, 이는 플립 칩 본딩(flip chip bonding) 동안의 비-평탄성(non-planarity)과 연관된 문제들을 제거할 수 있다. 또한, 두껍고, 고가인, 도금된 금속 접촉부들은 마운트에의 본딩을 방해할 수 있는 임의의 비-평탄성들을 극복할 필요가 없다.
본 발명을 상세하게 설명했으므로, 본 기술 분야의 숙련자라면, 본 공개본이 제공되면, 본 명세서에 설명된 발명 개념의 사상을 벗어나지 않고도 본 발명에 변경이 행해질 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 범주가 도시되고 설명된 특정한 실시예들에 제한되는 것으로 의도되어서는 안된다.
Claims (4)
- n-타입 영역과 p-타입 영역 사이에 배치된 발광 층을 포함하는 반도체 구조물을 형성하는 단계;
상기 반도체 구조물의 바닥면 상의 상기 n-타입 영역에 제1 금속 접촉부를 형성하는 단계;
상기 반도체 구조물의 상기 바닥면 상의 상기 p-타입 영역에 제2 금속 접촉부를 형성하는 단계;
상기 제1 금속 접촉부와 상기 제2 금속 접촉부 위에 배치되는 유전 물질과 평평한 표면을 형성하도록 상기 반도체 구조물의 일부, 상기 제1 금속 접촉부의 일부 및 상기 제2 금속 접촉부의 일부와 직접 접촉하는 상기 유전 물질을 상기 제1 및 제2 금속 접촉부들 사이에 배치하는 단계;
상기 제1 금속 접촉부의 일부를 노출시키도록 상기 유전 물질 내에 제1 개구부를 형성하는 단계;
상기 제2 금속 접촉부의 일부를 노출시키도록 상기 유전 물질 내에 제2 개구부를 형성하는 단계;
상기 제1 및 제2 개구부들 내에 금속을 배치하는 단계;
상기 제1 개구부 내의 금속과 직접 접촉하는 제3 금속 접촉부를 형성하는 단계; 및
상기 제2 개구부 내의 금속과 직접 접촉하는 제4 금속 접촉부를 형성하는 단계
를 포함하는 방법. - n-타입 영역과 p-타입 영역 사이에 배치된 발광 층을 포함하는 반도체 구조물을 형성하는 단계;
상기 반도체 구조물의 바닥면 상의 상기 p-타입 영역에 제1 금속 접촉부를 형성하는 단계;
성장 기판 맞은편의 상기 반도체 구조물의 상기 바닥면 상의 상기 n-타입 영역에 제2 금속 접촉부를 형성하는 단계 - 상기 제2 금속 접촉부는 브릿지(bridge)를 제외하고 상기 제1 금속 접촉부를 둘러쌈 - ;
상기 반도체 구조물의 일부, 상기 제1 금속 접촉부의 일부 및 상기 제2 금속 접촉부의 일부와 직접 접촉하는 유전 물질을 상기 제1 및 제2 금속 접촉부들 사이에 배치하는 단계;
평평한 표면을 형성하도록 상기 제1 금속 접촉부, 상기 제2 금속 접촉부 및 상기 유전 물질 중 적어도 하나의 일부를 제거하는 단계; 및
상기 브릿지가 마운트 상의 접촉 패드와 정렬되도록 상기 제1 및 제2 금속 접촉부들을 상기 마운트에 연결시키는 단계 - 상기 접촉 패드는 상기 제2 금속 접촉부와 전기적으로 연결되어 있음 -
를 포함하는 방법. - n-타입 영역과 p-타입 영역 사이에 배치된 발광 층을 포함하는 반도체 구조물을 성장 기판 상에 형성하는 단계;
상기 성장 기판 맞은편의 상기 반도체 구조물의 바닥면 상의 상기 n-타입 영역에 제1 금속 접촉부를 형성하는 단계;
상기 반도체 구조물의 상기 바닥면 상의 상기 p-타입 영역에 제2 금속 접촉부를 형성하는 단계;
상기 반도체 구조물의 일부, 상기 제1 금속 접촉부의 일부 및 상기 제2 금속 접촉부의 일부와 직접 접촉하는 유전 물질을 상기 제1 및 제2 금속 접촉부들 사이에 배치하는 단계;
평평한 표면을 형성하도록 상기 제1 금속 접촉부, 상기 제2 금속 접촉부 및 상기 유전 물질 중 적어도 하나의 일부를 제거하는 단계; 및
상기 성장 기판을 제거하는 단계
를 포함하는 방법. - 제3항에 있어서, 상기 제2 금속 접촉부는 브릿지를 제외하고 상기 제1 금속 접촉부를 둘러싸는, 방법.
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