JP2001230410A - ＧａＮ系電界効果トランジスタとその製造方法 - Google Patents

ＧａＮ系電界効果トランジスタとその製造方法

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Abstract

(57)【要約】 【課題】 動作時に電界が集中する領域のＧａＮ結晶が
高品質であるため、優れた耐圧性を示すＧａＮ系電界効
果トランジスタとその製造方法を提供する。 【解決手段】 複数のＧａＮエピタキシャル結晶層１２
Ａ，１２Ｂ，１２Ｃが積層されて成る積層構造１２を有
し、積層構造の表面にゲート電極Ｇ，ソース電極（動作
電極）Ｓが配置され、裏面にドレイン電極Ｄが配置され
ているＧａＮ系電界効果トランジスタにおいて、前記積
層構造１２は、動作時における電界集中領域Ｒ1，Ｒ1が
他の領域Ｒ2に比べて転位密度の低減した積層構造にな
っているＧａＮ系電界効果トランジスタであり、これ
は、動作時の電界集中領域を形成するための動作電極の
平面パターンと同じ平面パターンがＧａＮ系材料以外の
材料で表面に形成されている成長用基板の前記表面に、
選択横方向成長を行うことにより複数のＧａＮエピタキ
シャル結晶層を成膜して積層構造を形成したのち、その
積層構造の表面に動作電極を形成して製造される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＧａＮ系電界効果ト
ランジスタとその製造方法に関し、更に詳しくは、トラ
ンジスタとしての動作時に電界が集中する領域およびそ
の横方向近傍の領域を構成するＧａＮ結晶が低転位化し
ているので、高い耐圧性等の優れた動作特性を発揮する
ＧａＮ系電界効果トランジスタ、およびそれを選択横方
向成長法を適用して製造する方法に関する。
【０００２】
【従来の技術】ＧａＮ系材料を用いた電界効果トランジ
スタ（ＦＥＴ）は、４００℃近い温度環境下においても
熱暴走することなく動作するＦＥＴであり、高温動作固
体素子として注目を集めている。このＧａＮ系ＦＥＴを
製造する場合、ＧａＮ系材料では、Ｓｉ結晶、ＧａＡｓ
結晶、ＩｎＰ結晶の場合のように大口径の単結晶基板を
製造することが困難であり、したがってＧａＮの単結晶
基板を用いて所定の結晶層をエピタキシャル成長させて
ＦＥＴ層構造を形成することができない。そのため、次
のような方法でＧａＮ系材料の結晶成長が行われてい
る。それを、図２７に概略図として示した横型ＧａＮ系
ＦＥＴを例にして説明する。
【０００３】まず、結晶成長用の基板として、サファイ
ア，ＳｉＣ，Ｓｉ，ＧａＡｓ，またはＧａＰなどの材料
から成る単結晶基板１を用意する。そして、この基板１
の上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法
で、一旦、ＧａＮを成膜する。上に列記した基板とＧａ
Ｎ単結晶との格子定数は著しく異なっているにもかかわ
らず、結晶成長時の成膜条件（例えば成長温度）を適切
に選定することにより、基板１の上にはＧａＮ単結晶を
主体とする低温堆積緩衝層（バッファ層）２が成膜され
る。
【０００４】しかしながら、このバッファ層２には、基
板１との間の大きな格子不整合に基づき、膜厚方向を略
垂直に延びている貫通転位（欠陥）が存在していて、そ
の転位密度は、通常、１×１０10cm-2程度の値になって
いる。そして、このバッファ層２の上に引き続きＧａＮ
のエピタキシャル結晶成長を行って複数のＧａＮ結晶層
を積層することにより、ＦＥＴ機能を発揮させるための
積層構造３を形成する。その後、この積層構造３の表面
に、所定のＦＥＴ加工を行うことにより、オーミック接
合するソース電極Ｓとドレイン電極Ｄ、およびショット
接合あるいはＭＩＳ（金属−絶縁体−半導体）接合する
ゲート電極Ｇなどの動作電極を形成して図２７で示した
横型ＧａＮ系ＦＥＴが製造される。
【０００５】ところで、上記した層構造のＦＥＴの場
合、ＦＥＴ機能を発揮させるためのＧａＮ結晶の積層構
造３には、前記したバッファ層２に存在していた貫通転
位がそのまま膜厚方向（縦方向）に伝播していて、その
貫通転位の存在数は、例えば積層構造３の１μｍ角の平
面内に１００個程度存在している。そのため、この積層
構造３を形成するＧａＮ結晶は、単結晶に対比してその
品質が劣化した状態になっている。
【０００６】したがって、上記した方法で製造されたＧ
ａＮ系ＦＥＴの場合には、次のような問題が発生してい
る。 （１）まず、このＦＥＴの動作時には、動作電極の１つ
であるゲート電極Ｇの直下に位置する積層構造の一部領
域Ｒ1とこの領域Ｒ1からドレイン電極Ｄ側へ向かう近傍
の領域Ｒ2とを含めた領域Ｒ、とりわけそのうちの領域
Ｒ1が電界の集中する領域になる。したがって、この領
域Ｒを形成する積層構造のＧａＮ結晶の転位密度が低く
その品質が良好であれば、そこでは高い絶縁破壊電界強
度（耐圧性）が発現するはずであるが、上記したＦＥＴ
の場合、実際にはその領域Ｒにも多数の貫通転位が存在
しているので著しく低い電界強度で絶縁破壊（ブレーク
ダウン）を起こすことがある。
【０００７】（２）ＦＥＴのソース電極とドレイン電極
の間に電流が流れない状態（ｏｆｆ状態）とするために
ゲート電極Ｇにバイアス電圧を印加すると、ソース電極
Ｓとドレイン電極Ｄの間に、無視できない程度のリーク
電流の流れることがある。 （３）また、ゲート電極Ｇの形成箇所にショットキ障壁
を形成したＭＥＳＦＥＴの場合、ゲート電極Ｇの逆方向
耐圧が減少したり、逆方向電流が増大したりすることも
ある。
【０００８】（４）更には、積層構造３へのソース電極
とドレイン電極のオーミック接合における接触抵抗が増
大したり、またＦＥＴとしての実効移動度が低下し、Ｆ
ＥＴの駆動能力が低下する。このように、図２７で示し
た従来のＧａＮ系ＦＥＴの場合、動作電極の直下および
近傍の領域Ｒに位置する積層構造のＧａＮ結晶に高い転
位密度で貫通転位（欠陥）が存在していることによりＧ
ａＮ結晶としての品質低下が起こっており、その結果、
目的設計の性能が充分に引き出せていないという問題が
あった。
【０００９】
【発明が解決しようとする課題】本発明は、従来の方法
で製造されたＧａＮ系ＦＥＴの場合、ＦＥＴ機能を発揮
するＧａＮ結晶層にはバッファ層に存在する貫通転位が
不可避に伝播してきてその品質を低下させることにな
り、その結果、ＦＥＴとしての電界集中領域における性
能低下を招くという上記した問題を解決し、後述する選
択横方向成長法を適用することにより、ＦＥＴ機能を発
揮するＧａＮ結晶の積層構造における転位密度が大幅に
低減しており、その結果、ＧａＮ結晶の特性が充分に引
き出されている高性能のＧａＮ系ＦＥＴとその製造方法
の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明者は、上記目的を
達成するための研究過程で、ＧａＮエピタキシャル結晶
成長法の１つである選択横方向成長（ＥＬＯ：Epitaxia
l Lateral over-growth）法（応用物理、第６８巻、第
７号、７７４〜７７９頁、１９９９年を参照）に着目し
た。
【００１１】このＥＬＯ法では、図２８で示したような
基板Ａ1や、図２９で示したような基板Ａ2を成長用基板
として用いることによりＧａＮの結晶成長が行われる。
ここで、基板Ａ1は、例えばサファイアやＳｉ単結晶か
ら成る基板１の上に前記したＧａＮバッファ層２を成膜
し、更にこのＧａＮバッファ層２の上に例えばＳｉＯ2
から成るマスク４をストライプ状に形成したタイプのも
のである。また、基板Ａ2は、上記した基板１の上に一
旦ＧａＮバッファ層２を成膜し、このＧａＮバッファ層
２の一部をストライプ状にエッチング除去することによ
り、基板１の表面１ａをストライプ状に表出させたタイ
プのものである。
【００１２】したがって、これらの基板Ａ1，Ａ2の表面
には、ＧａＮ結晶から成るストライプ状のパターンと、
ＧａＮ結晶ではない材料（基板Ａ1の場合はＳｉＯ2であ
り、基板Ａ2の場合は基材１の材料である）から成るス
トライプパターンが共存している。なお、これらの基板
Ａ1，Ａ2におけるＧａＮバッファ層２には、前記した多
数の貫通転位２Ａが膜厚方向に存在している。
【００１３】これらの基板Ａ1，Ａ2の上に適切な成膜条
件でＧａＮのエピタキシャル結晶成長を行うと、縦方向
の結晶成長とともに、ＧａＮではないマスク４の表面や
基板の表面１ａでは横方向の結晶成長も進む。例えば、
基板Ａ1を用いた場合、ＧａＮバッファ層の表面２ａで
は縦方向の結晶成長によりＧａＮ結晶の成長膜厚が厚く
なっていき、同時にマスク４の上部は横方向の結晶成長
によりＧａＮ結晶で順次埋設されていき、ある膜厚にま
で結晶成長が進むと、マスク４の上の結晶層と表面２ａ
上の結晶層の横方向での融合が進んで、図３０で示した
ように、成膜されたＧａＮ結晶層５の表面５ａは平坦化
する。
【００１４】そして、この成膜過程で、バッファ層の表
面２ａに縦方向に結晶成長したＧａＮ結晶層にはバッフ
ァ層の貫通転位２Ａがそのまま膜厚方向に伝播していく
が、マスク４の上部では横方向の結晶成長が進むことに
伴ってバッファ層に存在していた貫通転位も横方向に曲
がって伝播する。したがって、成膜されたＧａＮ結晶層
５では、マスク４の両側の部分はバッファ層２の貫通転
位がそのまま伝播して転位密度の大きいＧａＮ結晶の領
域Ｂ1になっている。しかし、マスク４の上部の直上で
は貫通転位が横方向に曲がった状態で存在しているが、
更にその上方では貫通転位が大幅に減少した高品質のＧ
ａＮ結晶の領域Ｂ2になっている。
【００１５】すなわち、この基板Ａ1を用いてＧａＮの
エピタキシャル結晶成長を行うと、成膜したＧａＮ結晶
層では、マスク上に位置する領域が転位密度の低減した
高品質のＧａＮ結晶領域としてストライプ状に形成さ
れ、マスク以外の箇所には転位密度の高いＧａＮ結晶領
域がストライプ状に形成されることになる。なお、基板
Ａ2を用いた場合には、サファイア基板１の表面１ａの
上に転位密度の低減したＧａＮ結晶層がストライプ状に
形成される。
【００１６】このようなＥＬＯ法で成膜したＧａＮ結晶
層における貫通転位に関する挙動を踏まえて、本発明者
は、高性能のＧａＮ系ＦＥＴの製造に関して次のような
考察を加えた。 （１）まず、ＧａＮ結晶層の厚みをある程度厚くすれ
ば、その表面は平坦化しないまでも、そこにＦＥＴを形
成するための活性層や、各動作電極を形成するためのコ
ンタクト層を層状に成膜することができ、それぞれの層
に期待される電気的特性を引き出すことができると考え
られる。
【００１７】（２）図２７で示した構造のＧａＮ系ＦＥ
Ｔを製造する際に、例えば基板Ａ1を用いれば、マスク
４の上部領域Ｂ2は転位密度の低減した高品質のＧａＮ
結晶になっているのでその耐圧性は高く、その領域の上
に例えばゲート電極Ｇを形成すれば、得られたＦＥＴで
は、ＧａＮ結晶の本来的な特性が充分に発揮されて耐圧
性の向上やリーク電極の低減を実現することができるも
のと考えられる。
【００１８】（３）そして、その場合、成膜したＧａＮ
結晶層の表面には、図３０で示した領域Ｂ1（転位密度
が高い）と領域Ｂ2（転位密度が低い）の双方がマスク
４のストライプ状パターンに対応して形成されてくるの
で、設計目標のＦＥＴにおける形成すべきソース電極や
ゲート電極などの動作電極のパターンに応じてマスク４
のパターンを形成すれば、これら動作電極とマスクの間
に形成されてくるＧａＮ結晶の積層構造３は、前記した
（２）の機能を有効に発揮するものと考えられる。
【００１９】本発明は、上記した考案を踏まえて開発さ
れたＧａＮ系ＦＥＴであって、複数のＧａＮエピタキシ
ャル結晶層が積層されている積層構造を有し、前記積層
構造の表面に動作電極が配置されているＧａＮ系電界効
果トランジスタにおいて、前記積層構造は、動作時にお
ける電界集中領域に相当する領域が、他の領域に比べて
転位密度の低減したＧａＮエピタキシャル結晶層の積層
構造になっていることを特徴とする。
【００２０】具体的には、前記積層構造の表面にはソー
ス電極とゲート電極が形成され、前記積層構造の裏面に
はドレイン電極が形成されている縦型ＧａＮ系ＦＥＴで
あって、少なくとも前記ソース電極とゲート電極の間の
領域に位置して、ゲート電極にバイアスを印加すること
により導電性が制御される部分、いわゆるチャネルの形
成される領域の前記積層構造が他の領域に比べて転位密
度の低減されたＧａＮエピタキシャル結晶層になってい
る縦型ＧａＮ系ＦＥＴ（以下、ＦＥＴ（１）という）
と、前記積層構造の表面にはソース電極とゲート電極と
ドレイン電極とが形成されている横型ＧａＮ系ＦＥＴで
あって、少なくとも前記ゲート電極直下に位置し、チャ
ネルが形成される領域の前記積層構造が他のＧａＮエピ
タキシャル結晶層に比べて転位密度の低減した領域にな
っている横型ＧａＮ系ＦＥＴ（以下、ＦＥＴ（２）とい
う）が提供される。
【００２１】上記したいずれのＦＥＴにおいても、この
チャネルが形成される領域は、ＦＥＴを動作させる際に
電界が集中するため、この部分の結晶性の良し悪しが、
直接、ＦＥＴの動作特性に影響を及ぼす。また、本発明
においては、このようなトランジスタ動作時における電
界集中領域の平面パターンと一定の周期性を有して配置
された平面パターンがＧａＮ系材料以外の材料で表面に
形成されている成長用基板の前記表面に、選択横方向成
長を行うことにより複数のＧａＮエピタキシャル結晶層
を成膜して積層構造を形成したのち、前記積層構造の表
面に動作電極を形成することを特徴とするＧａＮ系ＦＥ
Ｔの製造方法が提供される。
【００２２】そしてまた、前記積層構造の表面に動作電
極としてソース電極とゲート電極を形成し、前記成長用
基板を剥離して前記積層構造の裏面を表出させたのち、
それにドレイン電極を形成する縦型ＧａＮ系ＦＥＴの製
造方法が提供される。
【００２３】
【発明の実施の形態】以下に、本発明のＧａＮ系ＦＥＴ
とその製造方法を図面に則して説明する。まず、ＦＥＴ
（１）について説明する。このＦＥＴは、後述するＧａ
Ｎ結晶の積層構造の上にソース電極とゲート電極が形成
され、裏面にはドレイン電極が形成されている。ソース
電極とゲート電極が隣接する領域には、ゲート・ソース
間に外部から電界を印加することでチャネルを形成・制
御することができる。その場合、ソース電極の直下およ
びゲート電極とソース電極が隣接する領域が電界集中領
域として機能する縦方向通電型のＦＥＴであって、低Ｏ
Ｎ抵抗スイッチングトランジスタとして有用である。
【００２４】このＦＥＴ（１）のユニット構造Ｕ1にお
ける基本的な層構造を図１に示す。図１で示したユニッ
ト構造Ｕ1は、ゲート電極Ｇが埋め込み構造になってい
るものであり、後述の方法で成膜されるｎ−ＧａＮ結晶
層１１の上面に、ｎ−ＧａＮ結晶層１２Ａとｐ−ＧａＮ
結晶層１２Ｂとｎ−ＧａＮ結晶層１２Ｃとを、順次積層
して成る積層構造１２が形成され、ｎ−ＧａＮ結晶層１
２Ｃの上にソース電極Ｓがオーミック接合され、また絶
縁膜１３を介在させてゲート電極Ｇが積層構造１２の中
に埋設され、積層構造１２の裏面、具体的にはｎ−Ｇａ
Ｎ結晶層１１の裏面にドレイン電極Ｄが直接形成された
構造になっている。
【００２５】このユニット構造Ｕ1の場合、トランジス
タを動作させるために各電極間に適当なバイアスを印加
すると、これら電極のうちソース電極Ｓとゲート電極Ｇ
との横方向における位置関係によって変化するが、概
ね、ソース電極Ｓ直下に位置する積層構造の領域とそこ
からゲート電極Ｇ側に位置している積層構造の領域とを
含む領域、すなわち、図１の波線で囲った領域Ｒ1，
Ｒ1’に電界強度が集中する。このように各電極にバイ
アスを印加したときに、電界強度が集中する領域のこと
を本発明では電界集中領域と呼ぶ。
【００２６】図１のユニット構造Ｕ1の場合には、本発
明でいう電界集中領域は領域Ｒ1，Ｒ 1’のことであり、
そして、これらの領域Ｒ1，Ｒ1’の積層構造における転
位密度が他の領域、例えば図１で示した領域Ｒ2におけ
る転位密度よりも低減していることを特徴とする。この
ユニット構造Ｕ1は次のようにして製造される。それ
を、成長用基板として図２８で示したタイプの基板Ａ1
を用いた場合について説明する。
【００２７】まず、例えばサファイア単結晶基板１の上
に所望の厚みのＧａＮ低温堆積緩衝膜２を成膜し、更に
その上に、例えば所望厚みのＳｉＯ2膜を成膜したの
ち、このＳｉＯ2膜にフォトリソグラフィーを適用して
所定幅の開口部４ａを有するＳｉＯ2膜のストライプ状
マスク４を形成して、図２と図２のIII−III線に沿う断
面図である図３に示した成長用基板Ａ1を製造する。
【００２８】このマスク４のストライプパターンを形成
するときに必要な設計基準は次のことである。すなわ
ち、マスク４のストライプパターンを、図１で示したユ
ニット構造Ｕ1の表面に形成すべきソース電極Ｓのパタ
ーンと同一の形状、もしくはソース電極Ｓのパターンを
包含するやや大きめの形状として形成することである。
したがって、この図の場合には、マスクの開口部４ａの
パターンと形成すべきゲート電極Ｇのパターンとが同一
になっている。
【００２９】このような設計基準を採用することによ
り、ＥＬＯ法でマスク４の上方に結晶成長するＧａＮ結
晶層における転位密度を低減させることができ、もって
電界集中領域Ｒ1，Ｒ1’の耐圧性を高めることができ
る。この設計基準から逸脱すると、電界集中領域Ｒ1，
Ｒ1’の充分な低転位化を実現することができなくなっ
て高性能なＦＥＴ製造は困難になる。
【００３０】このような設計基準を満たすためには、用
いる基板１の表面に、予め、製造目的のユニット構造Ｕ
1におけるソース電極（動作電極）Ｓの形成箇所を示す
アライメントマークを刻印しておけばよい。ついで、こ
の成長用基板Ａ1の上に、ＧａＮのＥＬＯ法を行う。ま
ず、横方向の成長速度と縦方向の成長速度を適宜に設定
して、例えばＭＯＣＶＤ法で例えばＳｉドープＧａＮか
ら成るｎ−ＧａＮ結晶層１１を形成して、ついでその上
に、例えばＳｉドープＧａＮから成るｎ−ＧａＮ結晶層
１２Ａ、例えばＭｇドープＧａＮから成るｐ−ＧａＮ結
晶層１２Ｂ、および例えばＳｉドープＧａＮから成るｎ
−ＧａＮ結晶層１２Ｃを順次成膜して表面が概略平坦化
している積層構造１２を形成し、図４で示したようなス
ラブ基板Ｃを製造する。
【００３１】形成された積層構造１２における転位密度
の高低を考えると、マスクの開口部４ａの上部に位置す
る領域には低温堆積緩衝層２の貫通転位２Ａがそのまま
伝播しているので高密度化しており、またマスク４の上
部に位置する領域では、貫通転位のほとんどが横方向に
曲がっているので低密度化している。すなわち、マスク
４の上部に位置する積層構造の領域、すなわち形成すべ
きソース電極の直下に位置する領域では、ＧａＮ結晶は
高品質になっている。
【００３２】ついで、スラブ基板Ｃのｎ−ＧａＮ結晶層
１２Ｃの全面に例えばＳｉＯ2膜１４を成膜したのち、
前記したアライメントマークに従ってゲート電極を形成
すべき箇所をパターニングし、その箇所のＳｉＯ2膜を
エッチング除去し、そして残りのＳｉＯ2膜１４をマス
クにして例えば反応性イオンビームエッチング法（ＲＩ
ＢＥ）で積層構造１２をエッチング除去し、ｎ−ＧａＮ
結晶層１２Ａの一部までの深さを有するトレンチ構造を
形成する（図５）。
【００３３】ついで、ＳｉＯ2膜１４をエッチング除去
し、トレンチ構造を含む全面にＭＯＣＶＤ法で例えばＡ
ｌＮやＡｌＧａＮを成膜して絶縁膜１３を形成する（図
６）。そして、例えばＣＶＤ法でゲート電極用の材料
（例えばＷＳｉ）を全体の表面に堆積してトレンチ構造
を埋設したのち、必要のない領域を化学的研磨法や機械
的研磨法で除去するなどして図７で示したようにゲート
電極Ｇを形成する。
【００３４】ついで、全体の表面に例えばＳｉＯ2膜１
４を成膜したのち、前記したアライメントマークに従っ
てソース電極を形成すべき箇所をパターニングし、その
箇所のＳｉＯ2膜をエッチング除去し、そして残りのＳ
ｉＯ2膜をマスクにして絶縁膜１３をエッチング除去
し、更に、そこにソース電極の材料（例えばＡｌ／Ｔｉ
／Ａｕ）を例えばスパッタ法で成膜して、図８で示した
ように、積層構造１２の上に、ソース電極Ｓを形成す
る。
【００３５】そして最後に、裏面のサファイア単結晶基
板１を裏面からエキシマレーザ照射するなどして剥離し
たのち、低温堆積緩衝層２をドライエッチングで、マス
ク４をフッ化水素酸で除去してｎ−ＧａＮ結晶層１１の
裏面を表出せしめたのち、ここに例えばＡｌ／Ｔｉ／Ａ
ｕをスパッタ法で成膜してドレイン電極Ｄを形成する。
【００３６】図１で示したユニット構造Ｕ1は上記した
工程を経て製造されるので、電界集中領域Ｒ1，Ｒ1’
は、結晶成長時にＧａＮ結晶の転位密度が低減するマス
ク４の上部に位置するように形成されることになり、そ
のため、その領域のＧａＮ結晶は高品質であり、ソース
電極Ｓとドレイン電極Ｄ間の耐圧性が向上する。なお、
ゲート電極Ｇの直下では転位密度が高くなっているが、
絶縁膜１３の介在により両極間の絶縁性は確保されてい
る。
【００３７】図９は、ＦＥＴ（１）の系列に属する縦型
ＭＩＳＦＥＴのユニット構造例Ｕ2における基本的な層
構造を示す。このユニット構造Ｕ2は、図４で示したス
ラブ基板Ｃに対してマスクの開口部４ａの上部に位置す
る積層構造の領域以外の箇所を一旦エッチング除去し、
そこにｎ−ＧａＮ結晶層１２Ａ、ｐ−ＧａＮ結晶層１２
Ｂ、およびｎ−ＧａＮ結晶層１２Ｃから成る積層構造１
２を再結晶プロセスで形成し、この積層構造１２の上に
ソース電極Ｓ，Ｓを、またエッチング除去しなかった積
層構造の上に絶縁膜１３を介してゲート電極Ｇを形成
し、更にｎ−ＧａＮ結晶層１１の裏面にドレイン電極Ｄ
を形成して製造される。
【００３８】そして、このユニット構造Ｕ2の場合も図
９の領域Ｒ1，Ｒ1’が電界集中領域になるが、この領域
も図４のスラブ基板Ｃにおけるマスク４の上部に位置し
ていたため、すなわち、マスク４が存在していた箇所Ｍ
の上部に位置していたので、貫通転位の転位密度は低減
化しており、したがって、このユニット構造Ｕ2も高い
耐圧性を示す。
【００３９】図１０はＦＥＴ（１）の系列に属するバイ
ポーラトランジスタのユニット構造例Ｕ3における基本
的な層構造を示す。このユニット構造Ｕ3は、ＥＬＯ法
でＧａＮ結晶を結晶成長するときに基板Ａ1のマスク４
が存在していた箇所はｎ−ＧａＮ結晶層１１における箇
所Ｍの場合のものである。そして、ｎ−ＧａＮ結晶層１
１の上に、ｎ−ＧａＮ結晶層１２Ａ、ｐ−ＧａＮ結晶層
１２Ｂ、およびｎ−ＧａＮ結晶層１２Ｃを順次積層して
成る積層構造１２を有し、ｎ−ＧａＮ結晶層１２Ｃの上
にエミッタ電極Ｅ1が、ｐ−ＧａＮ結晶層１２Ｂの上に
ベース電極Ｅ2が、ｎ−ＧａＮ結晶層１１の裏面にコレ
クタ電極Ｅ3がそれぞれ形成されている。
【００４０】そして、このユニット構造Ｕ3の場合に
は、図１０の領域Ｒ1が電界集中領域になるが、この領
域Ｒ1は、ＥＬＯ法でのＧａＮ結晶成長時に、成長用基
板Ａ1のマスクの箇所Ｍの上部に位置しているため、貫
通転位の転位密度は低減化しており、したがって、この
ユニット構造Ｕ3も高い耐圧性を示す。次に、本発明の
ＦＥＴ（２）について説明する。
【００４１】このＦＥＴは、後述するＧａＮ結晶の積層
構造の上にソース電極、ゲート電極、ドレイン電極など
全ての動作電極が形成され、ゲート電極の直下およびド
レイン電極側の近傍領域が電界集中領域として機能する
横方向通電型のＧａＮ系ＦＥＴである。このＦＥＴ
（２）のユニット構造Ｕ4における基本的な層構造を図
１１に示す。
【００４２】図１１で示したユニット構造Ｕ4は、ＭＥ
ＳＦＥＴの層構造を示しており、まず基板１の上には、
ＧａＮの低温堆積緩衝層２、更にその上に後述するマス
ク４が形成されている。そして、例えばノンドープＧａ
Ｎ結晶またはｐ−ＧａＮ結晶から成る高抵抗ＧａＮ結晶
層１５Ａ、ｎ−ＧａＮから成る導電性ＧａＮ結晶層１５
Ｂが順次積層されて積層構造１５が形成され、その上に
ソース電極Ｓ、ゲーム電極Ｇ、ドレイン電極Ｄなどの動
作電極が形成されている。
【００４３】このユニット構造Ｕ4を動作させた場合、
積層構造１５のうちゲート電極Ｇの直下の領域と、その
近傍でドレイン電極Ｄ側に位置する領域を含む領域、す
なわち図１１の破線で囲った領域Ｒ1が電界集中領域に
なる。したがって、このユニット構造Ｕ4においては、
上記した領域Ｒ1を含む積層構造１５、すなわち、マス
ク４上部の積層構造の領域における貫通転位２Ａの転位
密度が他の領域、例えばソース電極Ｓやドレイン電極Ｄ
の直下に位置する領域における貫通転位の転位密度より
も低減していることを必要とする。領域Ｒ1の転位密度
が高い場合には、このユニット構造Ｕ4は優れた耐圧性
を発揮しなくなるからである。
【００４４】このユニット構造Ｕ4における積層構造１
５を形成するためには、図１２で示したような成長用基
板Ａ3を用いたＥＬＯ法が適用される。図１２で示した
成長用基板Ａ3は、図２８で示したタイプの基板Ａ1にお
いて、マスク４のストライプパターンが形成すべきゲー
ト電極Ｇのパターンに対応して形成されたものである。
すなわち、ゲート電極Ｇが配置される場所と同一で、か
つゲート電極Ｇよりも断面幅が広いストライプパターン
が形成されている。
【００４５】すなわち、製造後のユニット構造Ｕ4にお
ける電解集中領域Ｒ1がマスク４の上部に位置するよう
に当該マスクのストライプパターンが設計され、マスク
４の両側は低温堆積緩衝層２の表面が表出するように設
計されている成長用基板である。この成長用基板Ａ3の
上にＥＬＯ法を適用すると、マスク４の両側に形成され
た積層構造には低温堆積緩衝層２の貫通転位２Ａがその
まま伝播しており、またマスク４の上部に形成された積
層構造では上記貫通転位２Ａが横方向に曲がって伝播し
ているので、マスク上部の積層構造における転位密度は
マスク両側の積層構造における転位密度よりも低減す
る。そして、全体の膜厚を調整することにより積層構造
１５の上面を、動作電極の形成が可能な程度に平坦化す
ることができる。
【００４６】図１３は、ＦＥＴ（２）の系列に属する横
型のＨＥＭＴまたはＭＩＳＦＥＴのユニット構造例Ｕ5
における基本的な層構造を示す。このユニット構造Ｕ5
では、マスク４の上部に位置する積層構造１５の上に、
例えばＡｌＮやＡｌＧａＮから成る絶縁膜１３を介して
ゲート電極Ｇが形成されており、動作時には領域Ｒ1が
電界集中領域になる。
【００４７】そして、このユニット構造Ｕ5では、マス
ク４の上部に位置する積層構造１５の上に、例えばＡｌ
ＮやＡｌＧａＮから成る絶縁膜１３を介してゲーム電極
Ｇが形成されており、動作時には領域Ｒ1が電界集中領
域になる。そして、このユニット構造Ｕ5における積層
構造１５は図１２で示したようなマスクストライプパタ
ーンを有する成長用基板を用いたＥＬＯ法で形成され
る。したがって、領域Ｒ1の転位密度は低減しているの
で、ＦＥＴとして高い耐圧性を示す。
【００４８】
【実施例】実施例１ 本発明のＦＥＴ（１）の１例として図１４で示した断面
構造を有し、低ＯＮ抵抗スイッチング特性の縦型ＧａＮ
系ＦＥＴデバイスを設計した。すなわち、設計されたこ
のデバイスは、ＧａＮ結晶の積層構造１２がｎ−ＧａＮ
結晶層１２Ａとｐ−ＧａＮ結晶層１２Ｂとｎ−ＧａＮ結
晶層１２Ｃとから成り、幅１μｍのゲート電極ＧがＡｌ
Ｎ絶縁膜１３を介して上記積層構造に５μｍの周期で埋
め込まれてその上部がＳｉＯ2絶縁膜１６で封止された
ものであり、積層構造１２にはｐ−ＧａＮ結晶層１２Ｂ
に注入された電子を引き抜いてスイッチング動作の時間
短縮をはかるための消弧用接合部１７が形成されてお
り、そして積層構造１２の上部にソース電極Ｓが形成さ
れ、更に全体の表面にソースメタル１８とヒートシンク
１９が形成され、積層構造１２の下面にはｎ−ＧａＮ結
晶層１１を介してドレイン電極Ｄが形成されたものであ
る。
【００４９】上記した設計デバイスの製造に当たり、ま
ず、図１５で示した成長用基板Ａ4を用意した。この成
長用基板Ａ4は、サファイア単結晶基板１の上に厚み０.
０５μｍのＧａＮ低温堆積緩衝層２が成膜され、この層
２の上に、ＳｉＯ2から成る厚み０.１μｍのマスク４の
ストライプパターンが形成されているものである。この
マスク４は、設計デバイスにおける積層構造１２の位置
に対応して６μｍの周期で形成され、またマスクの開口
部４ａの幅は設計デバイスのゲート電極Ｇの幅と同じ２
μｍに設定されている。
【００５０】この成長用基板Ａ4の上にソース電極の位
置を示すアライメントマークを刻印したのち、まず、横
方向の成長速度が縦方向の成長速度の５倍となる成膜条
件で、ＭＯＣＶＤ法で、縦方向の膜厚が１μｍとなるよ
うなＥＬＯを行って、ＳｉドープＧａＮ成長層１１を成
膜した。マスク開口部４ａの上部の膜厚が１μｍ、マス
ク４の上面では膜厚０.５μｍ程度のＳｉドープＧａＮ
結晶層１１が成膜された。
【００５１】ついで、このＳｉドープＧａＮ結晶層１１
の上に、引き続き、例えばＳｉ濃度が１.５×１０17cm
-3で厚み１μｍのＳｉドープＧａＮ結晶層１２Ａ、アク
セプタとしてＭｇを用い、例えばホール濃度が２×１０
17cm-3で厚み０.３μｍのＭｇドープＧａＮ結晶層１２
Ｂ、および例えばＳｉ濃度が５×１０18cm-3で厚み０.
５μｍのＳｉドープＧａＮ結晶層１２ＣをＭＯＣＶＤ法
で順次成膜して、図１６で示したスラブ基板Ｃ1を製造
した。
【００５２】図１６で示したスラブ基板Ｃ1において、
最上層のＳｉドープＧａＮ結晶層１２Ｃの表面はほぼ平
坦であったが、部分的には０.１μｍ程度の凹凸が残っ
ている状態であった。また、このスラブ基板Ｃ1の場
合、マスク４の上方に位置する積層構造１２の転位密度
はマスクの開口部４ａの上方に位置する積層構造１２の
転位密度に比べて低くなっていた。例えば、上記した条
件で成膜した積層構造における貫通転位密度を平面透過
電子顕微鏡（ＴＥＭ）で観察すると、マスク４の上方で
は約１×１０7cm-2、開口部４ａの上方では約１×１０
10cm-2であり、明確に有意差を認めることができた。
【００５３】次に、このスラブ基板Ｃ1に対するＦＥＴ
の加工を行った。まず、スラブ基板Ｃ1の全面に、例え
ば厚み０.２μｍのＳｉＯ2膜２０を成膜したのち、前記
したアライメントマークに従ってゲート電極を形成すべ
き箇所をパターニングし、その部分のＳｉＯ2膜をウェ
ットエッチングで除去して最上層のＳｉドープＧａＮ層
１２Ｃの表面を表出させ、引き続き、残りのＳｉＯ2膜
２０をマスクしてＲＩＢＥで積層構造１２をエッチング
除去して図１７で示した深さ１μｍのトレンチ構造を形
成した。
【００５４】ついで、ＳｉＯ2膜２０をウェットエッチ
ングで除去したのち、全面にＭＯＣＶＤ法で例えばＡｌ
Ｎを０.０５μｍ成膜して絶縁膜１３を形成し、更にこ
の絶縁膜１３の全面に厚み０.２μｍのＳｉＯ2膜を成膜
し、消弧用接合部を形成すべき箇所をパターニングし、
その部分のＳｉＯ2膜を除去して絶縁膜１３の表面を表
出させ、残りのＳｉＯ2膜をマスクにしてＲＩＢＥでＭ
ｇドープＧａＮ結晶層１２Ｂにまで達する深さ０.６μ
ｍのトレンチを消弧用接合部のための窓１７ａとして形
成し、更にマスクのＳｉＯ2膜をウェットエッチングで
除去した。その結果、図１８で示した基板が得られた。
【００５５】そして、この基板の表面にＣＶＤ法で例え
ばＷＳｉを堆積して上記２種類のトレンチを埋設して、
図１９で示したように、ゲート電極Ｇと消弧用接合部１
７を形成した。なお、表面に堆積した余分なＷＳｉはド
ライエッチングして除去した。なお、この際、他の化学
的研磨法や機械的研磨法を適用して除去することが可能
であることはいうまでもない。
【００５６】ついで、図１９の基板の全面にＳｉＯ2膜
を成膜したのち、全体に対して温度８５０℃のＮ2雰囲
気中で３０分間の熱処理を行い、ＭｇドープＧａＮ結晶
層１２Ｂ内のアクセプタ（Ｍｇ）を活性化すると同時
に、前段工程の表面ドライエッチング時におけるドライ
エッチングダメージを回復せしめた。その後、上記Ｓｉ
Ｏ2膜の表面のうちソース電極を形成すべき箇所をパタ
ーニングしたのちその箇所のＳｉＯ2膜を除去してコン
タクトホールを形成し、引き続き、アルカリ性のウェッ
トエッチングでその部分のＡｌＮ絶縁膜１３をエッチン
グ除去し、ついでこのホール部分にＡｌ／Ｔｉ／Ａｕを
スパッタ法で堆積してソース電極Ｓを形成し、更に全面
にＴｉ／Ａｕから成るソースメタル１８をスパッタ法で
成膜した。
【００５７】その結果、図２０で示したように、ＳｉＯ
2膜１６で絶縁分離されてゲート電極Ｇとソース電極Ｓ
が形成された。ここで、全てのゲート電極Ｇは素子の両
端においてゲート電極のパッドに接続されている。つい
で、ソースメタル１８の全面にソース電極Ｓ用のヒート
シンク１９をはんだ付けして素子の機械的強度を確保し
たのち、サファイア単結晶基板側からエキシマレーザを
照射することにより当該サファイア単結晶基板１を剥離
除去し、ついで、ＲＩＢＥ法とフッ化水素酸でＧａＮ低
温堆積緩衝層２，およびマスク４を順次剥離除去して、
図２１で示したように、ＳｉドープＧａＮ結晶層１１の
裏面を表出させた。
【００５８】そして最後に、上記ＳｉドープＧａＮ結晶
層１１の裏面に、スパッタ法でＡｌ／Ｔｉ／Ａｕを成膜
してドレイン電極Ｄを形成し、図１４で示した設計デバ
イスにした。この縦型ＦＥＥのソース電極Ｓとドレイン
電極Ｄ間は１００Ｖ以上の耐圧性を示し、また実効ゲー
ト幅５０cmに対してＯＮ抵抗は１ｍΩであり、良好な耐
圧性とスイッチング特性を備えていた。
【００５９】実施例２ 本発明のＦＥＴ（２）の１例として、図２２で示した断
面構造を有する横型ＧａＮ系ＦＥＴデバイスを設計し
た。すなわち、設計されたデバイスは、ＧａＮ結晶の積
層構造１５がＭｇドープＧａＮから成る高抵抗ＧａＮ結
晶層１５Ａと、ＳｉドープＧａＮから成る導電性ＧａＮ
結晶層１５Ｂで構成され、前記導電性ＧａＮ結晶層１５
Ｂはチャネル層として機能するＳｉドープＧａＮ結晶層
１５ｂ1と、ソース電極Ｓおよびドレイン電極Ｄのコン
タクト層として機能するＳｉドープＧａＮ結晶層１５ｂ
2の２層で形成され、ソース電極Ｓとドレイン電極Ｄの
間隔は３μｍで、その中間位置に幅０.５μｍのゲート
電極Ｇが配置され、全体の表面はＳｉＯ2膜２１で保護
されているものである。
【００６０】上記した設計デバイスの製造に当たり、ま
ず、図２３で示した成長用基板Ａ5を用意した。この成
長用基板Ａ5は、サファイア基板１の上に厚み０.０５μ
ｍのＧａＮ低温堆積緩衝層２が成膜され、この層２の上
に、ＳｉＯ2から成る厚み０.１μｍのマスク４のストラ
イプパターンが形成されているものである。このマスク
４は、設計デバイスにおけるゲート電極Ｇの位置に対応
して２０μｍの周期で形成され、またマスクの開口部４
ａの幅は１６μｍに設定されている。
【００６１】この成長用基板Ａ5の上にゲート電極の位
置を示すアライメントマークを刻印したのち、まず、横
方向の成長速度が縦方向の成長速度の５倍となる成膜条
件で、ＭＯＣＶＤ法で、縦方向の膜厚が２μｍとなるよ
うなＥＬＯを行って、ＭｇドープＧａＮ結晶層１５Ａを
成膜した。マスク開口部４ａの上部の膜厚は２μｍ，マ
スク４の上面では膜厚１.８μｍ程度のＭｇドープＧａ
Ｎ結晶層１５Ａが成膜された。
【００６２】ついで、このＭｇドープＧａＮ結晶層１５
Ａの上に、引き続き、Ｓｉ濃度が５×１０17cm-3で厚み
０.２μｍのＳｉドープＧａＮ結晶層１５ｂ1，および、
Ｓｉ濃度が５×１０18cm-3で厚み０.１μｍのＳｉドー
プＧａＮ結晶層１５ｂ2をＭＯＣＶＤ法で順次成膜し
て、図２４で示したスラブ基板Ｃ2を製造した。図２４
で示したスラブ基板Ｃ2において、最上層のＳｉドープ
ＧａＮ結晶層１５ｂ2の表面はほぼ平坦であったが、部
分的には０.１μｍ程度の凹凸が残っている状態であっ
た。
【００６３】また、このスラブ基板Ｃ2の場合、マスク
４の上方に位置する積層構造の転位密度はマスクの開口
部４ａの上方に位置する積層構造１５の転位密度に比べ
て低くなっていた。例えば、上記した条件で成膜した積
層構造における貫通転位密度を平面透過電子顕微鏡（Ｔ
ＥＭ）で観察すると、マスク４の上方では約１×１０ 7c
m-2，開口部４ａの上方では約１×１０10cm-2であり、
明確に有意差を認めることができた。
【００６４】次に、このスラブ基板Ｃ2に対するＦＥＴ
加工を行った。まず、スラブ基板Ｃ2の全面に例えば厚
み０.２μｍのＳｉＯ2膜を成膜したのち、前記したアラ
イメントマークに従ってソース電極とドレイン電極を形
成すべき箇所をパターニングし、その部分のＳｉＯ2膜
をドライエッチングで除去して最上層のＳｉドープＧａ
Ｎ結晶層１５ｂ2の表面を表出させ、スパッタ法でＡｌ
／Ｔｉ／Ａｕを被着したのちリフトオフすることで、図
２５で示したように、ソース電極Ｓとドレイン電極Ｄを
設計パターンでＳｉドープＧａＮ結晶層１５ｂ2の上に
形成した。
【００６５】ついで、ソース電極Ｓとドレイン電極Ｄと
の中間位置のＳｉＯ2膜に、形成すべきゲート電極の箇
所を電子線描画装置でパターニングしてＳｉドープＧａ
Ｎ結晶層１５ｂ2の表面を表出させ、残りのＳｉＯ2膜を
マスクにしてそこにＲＩＢＥでリセスエッチングを行っ
てＳｉドープＧａＮ結晶層１５ｂ1の表面を表出させ、
そこに、ＥＢ蒸着法でＰｔ／Ｔｉ／Ａｕを被着せしめた
のちリフトオフすることにより、図２６で示したよう
に、ゲート電極ＧをＳｉドープＧａＮ結晶層１５ｂ1の
上に設計パターンで形成した。
【００６６】そして最後に、表面全体にＳｉＯ2膜２１
を形成することにより、図２２で示した横型ＦＥＴが得
られた。この横型ＦＥＴは３００Ｖ以上の耐圧性を示
し、遮断周波数が３０GHzであり、高周波増幅用トラン
ジスタとしての特性は良好であった。
【００６７】
【発明の効果】以上の説明で明らかなように、本発明の
ＧａＮ系ＦＥＴはＥＬＯ法を適用して製造されているの
で、このときに用いる成長用基板におけるマスクのスト
ライプパターンを、動作時に電界が集中する領域の設計
パターンと合致させることにより、形成される前記電界
集中領域のＧａＮ結晶層では貫通転位の転位密度が低減
し、その高品質化が実現する。
【００６８】したがって、本発明のＧａＮ系ＦＥＴは、
従来のＧａＮ系ＦＥＴに比べると動作電極直下およびそ
の近傍におけるＧａＮ結晶層が高品質化しており、Ｇａ
Ｎ結晶それ自体の特性が好適に引き出されており、例え
ば耐圧性が大幅に向上している。
【図面の簡単な説明】
【図１】本発明の縦型ＦＥＴ（１）のユニット構造例Ｕ
1における基本的な層構造を示す断面図である。
【図２】ユニット構造Ｕ1の製造に用いる成長用基板Ａ1
を示す斜視図である。
【図３】図２のIII−III線に沿う断面図である。
【図４】成長用基板Ａ1を用いて製造したスラブ基板Ｃ
における貫通転位の状態を示す断面図である。
【図５】スラブ基板Ｃにゲート電極用のトレンチ構造を
形成した状態を示す断面図である。
【図６】トレンチ構造に絶縁膜を形成した状態を示す断
面図である。
【図７】ゲート電極を形成した状態を示す断面図であ
る。
【図８】ソース電極を形成した状態を示す断面図であ
る。
【図９】本発明の縦型ＧａＮ系ＭＩＳＦＥＴのユニット
構造例Ｕ2における基本的な層構造を示す断面図であ
る。
【図１０】本発明のバイポーラトランジスタのユニット
構造例Ｕ3における基本的な層構造を示す断面図であ
る。
【図１１】本発明の横型ＧａＮ系ＭＥＳＦＥＴのユニッ
ト構造例Ｕ4における基本的な層構造を示す断面図であ
る。
【図１２】ユニット構造Ｕ4の製造に用いる成長用基板
Ａ3を示す斜視図である。
【図１３】本発明の横型ＧａＮ系ＨＥＭＴ（またはＭＩ
ＳＦＥＴ）のユニット構造例Ｕ5における基本的な層構
造を示す断面図である。
【図１４】実施例１で設計した縦型ＦＥＴの断面図であ
る。
【図１５】設計した図１４の縦型ＦＥＴの製造時に用い
る成長用基板Ａ4を示す斜視図である。
【図１６】成長用基板Ａ4で製造したスラブ基板Ｃ1を示
す断面図である。
【図１７】スラブ基板Ｃ1にゲート電極用のトレンチ構
造を形成した状態を示す断面図である。
【図１８】トレンチ構造に絶縁膜を形成し、消弧用接合
部のための窓を形成した状態を示す断面図である。
【図１９】ゲート電極と消弧用接合部を形成した状態を
示す断面図である。
【図２０】ソースメタルを形成した状態を示す断面図で
ある。
【図２１】ヒートシンクを形成し、成長用基板を剥離し
た状態を示す断面図である。
【図２２】実施例２で設計した横型ＦＥＴの断面図であ
る。
【図２３】設計した図２２の横型ＦＥＴの製造時に用い
る成長用基板Ａ5を示す断面図である。
【図２４】成長用基板Ａ5を用いて製造したスラブ基板
Ｃ2を示す断面図である。
【図２５】スラブ基板Ｃ2にソース電極とドレイン電極
を設計パターンで形成した状態を示す断面図である。
【図２６】ゲート電極を設計パターンで形成した状態を
示す断面図である。
【図２７】従来のＧａＮ系ＦＥＴを示す断面図である。
【図２８】選択横方向成長（ＥＬＯ）法で用いる成長用
基板の１例Ａ1を示す断面図である。
【図２９】別の成長用基板Ａ2を示す断面図である。
【図３０】成長用基板Ａ1を用いて形成されたＧａＮ結
晶層に存在する貫通転位の状態を示す断面図である。
【符号の説明】
Ｓ ソース電極 Ｇ ゲート電極 Ｄ ドレイン電極 Ｅ1 エミッタ電極 Ｅ2 ベース電極 Ｅ3 コレクタ電極 Ｒ1 転位密度が低減している領域（電界集中領
域） Ｒ2 転位密度が高い領域 １ 基板 １ａ 基板１の表面 ２ ＧａＮの低温堆積緩衝層 ２ａ 低温堆積緩衝層２の表面 ２Ａ 貫通転位 ３ ＧａＮエピタキシャル結晶層 ４ マスク ４ａ マスク４の開口部 ５ ＧａＮ結晶層 １１ ｎ−ＧａＮ結晶層（ＳｉドープＧａＮ結晶
層） １２ ＧａＮ結晶の積層構造 １２Ａ ｎ−ＧａＮ結晶層（ＳｉドープＧａＮ結晶
層） １２Ｂ ｐ−ＧａＮ結晶層（ＭｇドープＧａＮ結晶
層） １２Ｃ ｎ−ＧａＮ結晶層（ＳｉドープＧａＮ結晶
層） １３ 絶縁膜 １４ ＳｉＯ2膜 １５ ＧａＮ結晶の積層構造 １５Ａ 高抵抗ＧａＮ結晶層 １５Ｂ 導電性ＧａＮ結晶層 １５ｂ1 ＳｉドープＧａＮ結晶層（チャネル層） １５ｂ2 ＳｉドープＧａＮ結晶層（コレクタ層） １６ ＳｉＯ2膜 １７ 消弧用接合部 １７ａ 窓 １８ ソースメタル １９ ヒートシンク ２０ ＳｉＯ2膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4G077 AA03 BE15 DB08 EF03 5F040 DA00 DC03 EA00 EB12 EB13 5F110 AA06 AA13 BB20 CC01 DD01 DD12 DD13 DD17 EE02 EE04 EE15 EE43 FF01 FF29 GG04 GG12 GG24 GG32 GG44 HJ01 HK02 HK03 HK04 HK11 HK13 HK22 HK25 HK33 QQ14 QQ19

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のＧａＮエピタキシャル結晶層が積
    層されている積層構造を有し、前記積層構造の表面に動
    作電極が配置されているＧａＮ系電界効果トランジスタ
    において、 前記積層構造は、動作時における電界集中領域に相当す
    る領域が、他の領域に比べて転位密度の低減したＧａＮ
    エピタキシャル結晶層の積層構造になっていることを特
    徴とするＧａＮ系電界効果トランジスタ。
  2. 【請求項２】 前記積層構造の表面にはソース電極とゲ
    ート電極が形成され、前記積層構造の裏面にはドレイン
    電極が形成されている縦型ＧａＮ系電界効果トランジス
    タであって、 少なくとも前記ソース電極直下に位置する領域の前記積
    層構造が他の領域に比べて転位密度の低減したＧａＮエ
    ピタキシャル結晶層になっている請求項１のＧａＮ系電
    界効果トランジスタ。
  3. 【請求項３】 前記積層構造の表面にはソース電極とゲ
    ート電極とドレイン電極とが形成されている横型ＧａＮ
    系電界効果トランジスタであって、 少なくとも前記ゲート電極直下に位置する領域の前記積
    層構造が他の領域に比べて転位密度の低減したＧａＮエ
    ピタキシャル結晶層になっている請求項１のＧａＮ系電
    界効果トランジスタ。
  4. 【請求項４】 動作時の電界集中領域を形成するために
    配置される動作電極の平面パターンと一定の周期性を有
    して配置された平面パターンがＧａＮ系材料以外の材料
    で表面に形成されている成長用基板の前記表面に、選択
    横方向成長を行うことにより複数のＧａＮエピタキシャ
    ル結晶層を成膜して積層構造を形成したのち、前記積層
    構造の表面に動作電極を形成することを特徴とするＧａ
    Ｎ系電界効果トランジスタの製造方法。
  5. 【請求項５】 前記積層構造の表面に前記動作電極とし
    てソース電極とゲート電極を形成し、前記成長用基板を
    剥離して前記積層構造の裏面を表出させたのち、そこに
    ドレイン電極を形成する請求項２の縦型ＧａＮ系電界効
    果トランジスタの製造方法。
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