JP2008071876A

JP2008071876A - ＧａＮ系半導体素子及びその製造方法並びにＧａＮ系半導体装置

Info

Publication number: JP2008071876A
Application number: JP2006248215A
Authority: JP
Inventors: Yukio Shakuda; 幸男尺田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-09-13
Filing date: 2006-09-13
Publication date: 2008-03-27
Anticipated expiration: 2026-09-13
Also published as: JP5134797B2

Abstract

【課題】チャネル層のコンタクト抵抗を小さくし、またオン抵抗も小さくするとともに、格子欠陥の転位密度を少なくすることができるＧａＮ系半導体素子およびその製造方法並びにＧａＮ系半導体装置を提供する。
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ^＋型ＧａＮドレイン層４、ｎ⁻型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６が積層されており、ｐ型ＧａＮ系チャネル層６の上には、リッジ部Ａとリッジ部Ｂと２つのリッジ部を有するｎ型ＧａＮソース層８が形成されている。ｎ型ＧａＮソース層８は、選択成長によって形成され、２つのリッジ部の間に設けられていた選択成長用マスクはウエットエッチングによって除去される。
【選択図】図１

Description

本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子及びその製造方法並びにＧａＮ系半導体装置に関する。

ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。

上記ＧａＮ系半導体素子は、例えば、図１０に示すように、半絶縁性のサファイア基板５１上に、ＧａＮバッファ層５２、アンドープＧａＮ層５３、ｎ^＋型ＧａＮドレイン層５４、ｎ⁻型ＧａＮ層５、ｐ型ＧａＮチャネル層５６が積層されており、ｐ型ＧａＮチャネル層５６の上には、ストライプ状のリッジ形状を有するｎ型ＧａＮソース層５７が形成されている。また、ｎ型ＧａＮソース層５７のリッジ形状の全面とｐ型ＧａＮチャネル層５６の表面の一部に渡ってソース電極６０が形成されている。

他方、ｐ型ＧａＮチャネル層５６表面に積層された絶縁膜５８上にゲート電極５９が形成され、メサエッチングされたｎ^＋型ＧａＮドレイン層５４の露出した表面にドレイン電極６１が形成されている。
特開２００４−２６０１４０号公報

しかし、上記従来のＧａＮ系半導体素子では、以下のような問題が発生する。図１０に示すＧａＮ系半導体素子の製造方法は、サファイア基板５１上に、ＧａＮバッファ層５２〜ｎ型ＧａＮソース層５７までを積層した後、メサエッチングにより、ｎ型ＧａＮソース層５７をリッジ形状に加工するのであるが、ＧａＮ系半導体は硬く、ウエットエッチングによる除去が困難であるので、通常プラズマ照射等によるドライエッチングが用いられる。

このドライエッチングでｎ型ＧａＮソース層５７のリッジ部を作製する場合に、リッジ部以外の部分のｎ型ＧａＮソース層５７は、すべてドライエッチングにより除去しなければならず、ｐ型ＧａＮチャネル層５６の露出した表面（図で示す×××の部分）にダメージを与えていた。

このように、ｐ型ＧａＮチャネル層５６の表面にダメージが加わると、ｐ型ＧａＮチャネル層５６とソース電極６０との接合領域はショットキー接触となって、ソース電極６０とのコンタクト抵抗が高くなり、素子に電流を流すことができなくなる。また、ダメージが加わると、ｐ型ＧａＮチャネル層５６の界面準位密度が高くなるので、ゲート電極５９に正電圧を加えた場合に、すぐにｎチャネルに反転しない。したがって、反転分布になるのに時間がかかり、オン抵抗が高くなって高速で素子を動作させることができないという問題があった。

一方、サファイア基板等の成長用基板とＧａＮとでは、格子定数が異なるため、成長用基板上に成長させたＧａＮ系半導体層においては、基板から上下方向に伸びる転位（格子欠陥）が存在している。この格子欠陥が多くなると、ドーパントを拡散して、ｐ型、ｎ型に制御することが困難になる。このように、格子欠陥は電子デバイスの場合には耐圧性などの点で大きな影響を与え、転位密度を下げることはデバイスの特性向上の意味で重要である。

本発明は、上述した課題を解決するために創案されたものであり、チャネル層のコンタクト抵抗を小さくし、またオン抵抗も小さくするとともに、格子欠陥の転位密度を少なくすることができるＧａＮ系半導体素子およびその製造方法並びにＧａＮ系半導体装置を提供することを目的としている。

上記目的を達成するために、請求項１記載の発明は、ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、前記ソース層は選択成長によって形成されたリッジ部を有し、隣接する２つのリッジ部に挟まれたチャネル層表面から前記２つのリッジ部表面に渡ってソース電極が形成されていることを特徴とするＧａＮ系半導体素子である。

また、請求項２記載の発明は、前記選択成長で用いられた選択成長用マスクが前記チャネル層表面に残されており、前記選択成長用マスク上にゲート電極が設けられていることを特徴とする請求項１に記載のＧａＮ系半導体素子である。

また、請求項３記載の発明は、請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子を備えたＧａＮ系半導体装置である。

また、請求項４記載の発明は、ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子の製造方法であって、前記チャネル層上に選択成長用マスクを積層する第１工程と、前記選択成長用マスクの一部を除去して開口部を形成する第２工程と、前記開口部にソース層を成長させて前記選択成長用マスクを挟んでリッジ部を形成する第３工程と、前記選択成長用マスクをウエットエッチングにより除去する第４工程と、前記選択成長用マスク除去後のチャネル層表面にソース電極の一部を形成する第５工程とを有することを特徴とするＧａＮ系半導体素子の製造方法である。

また、請求項５記載の発明は、前記第２工程で形成された選択成長用マスクは、中央の選択成長用マスクの周囲を囲むようにして環状に開口部が形成されていることを特徴とする請求項４記載のＧａＮ系半導体素子の製造方法である。

また、請求項６記載の発明は、前記選択成長用マスクの形状は、円形状又は多角形状となっていることを特徴とする請求項５記載のＧａＮ系半導体素子の製造方法である。

また、請求項７記載の発明は、前記第４工程における選択成長用マスクの除去は、前記リッジ部に挟まれた選択成長用マスクのみを除去することを特徴とする請求項４〜請求項６のいずれか１項に記載のＧａＮ系半導体素子の製造方法である。

本発明によれば、選択成長によってソース層を形成し、選択成長に用いたマスクをウエットエッチングにより除去した後のチャネル層表面にソース電極の一部が接触するように形成されているので、チャネル層にダメージは残らず、チャネル層のコンタクト抵抗を小さくし、オン抵抗も小さくすることができる。そして、選択成長によってソース層を形成しているので、ソース層への格子欠陥の転位密度を小さくすることができる。

また、選択成長用マスクをすべて剥離除去するのではなく、一部を残しておき、この上にゲート電極を形成しているので、別途ゲート電極用の絶縁膜を積層する必要がない。

以下、図面を参照して本発明の一実施形態を説明する。図１は本発明のＧａＮ系半導体素子の断面構造を示し、図２は、図１のＧａＮ系半導体素子を上から見た上面図であり、図２のＡ−Ａ断面が図１の断面図に相当する。本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１はＮＰＮ構造の例を示すが、本発明は、ＰＮＰ構造にも適用することができる。

サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ^＋型ＧａＮドレイン層４、ｎ⁻型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６が積層されており、ｐ型ＧａＮ系チャネル層６の上には、リッジ形状を有するｎ型ＧａＮソース層８が形成されている。また、ｎ型ＧａＮソース層８は、リッジ部Ａとリッジ部Ｂと２つのリッジ部を有し、このリッジ部Ａとリッジ部Ｂの上面から側面にかけて、さらにリッジ部Ａ、Ｂ間のｐ型ＧａＮ系チャネル層６の表面に渡ってソース電極１０が形成されている。絶縁物からなる選択成長用マスク７がリッジ部Ａ及びＢを挟むようにして形成されており、選択成長用マスク７の上にゲート電極９が形成されている。

また、メサエッチングされて形成された溝内部において、露出したｎ^＋型ＧａＮドレイン層４にはドレイン電極１２が形成されており、ドレイン電極１２によってリークが発生しないように、ｐ型ＧａＮ系チャネル層６からｎ⁻型ＧａＮ層５とｎ^＋型ＧａＮドレイン層４の側面の一部にかけて絶縁膜１１が設けられている。後述するように、ｎ型ＧａＮソース層８は選択成長によって形成されるが、そのときに用いられる選択成長用マスク７をゲート電極９のための絶縁膜として使用する。

選択成長用マスク７には、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＺｒＯ_２、Ａｌ_２Ｏ_３等の透明絶縁物が用いられる。また、ｐ型ＧａＮ系チャネル層６としてはｐ型ＧａＮ層、あるいは、ｐ型ＡｌＧａＮ層の上にｐ型ＧａＮ層を積層したもの等が用いられる。ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。

ｎ^＋型ＧａＮドレイン層４は、ドレイン電極１２とのオーミック接触を取るために、例えば、キャリア濃度が１×１０^１８ｃｍ^−３となるように不純物Ｓｉがドーピングされており、ｎ⁻型ＧａＮ層５は、ｎ型層とｐ型層との接合界面でのエネルギー障壁を下げて電流を流れやすくするために設けられる中間層であり、１×１０^１７ｃｍ^−３となるように不純物Ｓｉがドーピングされている。また、ｐ型ＧａＮ系チャネル層６は、ゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、キャリア濃度４×１０^１６〜１×１０^１８ｃｍ^−３となるように不純物Ｍｇがドーピングされている。

ソース電極１０、ドレイン電極１２には、ＴａＳｉ／Ａｕからなる多層金属膜等が、ゲート電極にはＮｉ／Ａｕからなる多層金属膜等が用いられる。

ところで、サファイア基板等の成長用基板とＧａＮとでは、格子定数が異なるため、成長用基板上に成長させたＧａＮ系半導体層においては、基板から上下方向に伸びる転位（格子欠陥）が存在している。このような転位を低減する方法として、選択横方向成長（ＥＬＯ：Epitaxial Lateral Overgrowth）が良く知られている。本発明では、上記選択成長を用いている。

誘電体マスク等による選択成長用マスク７でｐ型ＧａＮ系チャネル層６を覆うことにより、最初に選択成長用マスク７の開口部から成長が起こり（選択成長）、その後選択成長用マスク７の上にも成長層が拡がることで横方向に結晶成長が形成される。

したがって、選択成長用マスク７には、結晶成長を行うための開口部が必要であり、マスクの形状によって、選択成長により形成されたｎ型ＧａＮソース層８の形状も異なることになる。この選択成長用マスクのパターン例を図９に示す。図９において、網目掛けされている領域は、選択成長用マスクを表す。

図９（ａ）は、中央マスク部７ｂがストライプ状にパターニングされており、その両側に平行してストライプ状の開口部７ａが設けられたものである。この開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、２つのストライプ状のリッジ部を有する形状となる。

図９（ｂ）は、円形の中央マスク部７ｂを中心として、同心円状に開口部７ａを設けたパターンである。このこの開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、ドーナツ状に連なったリッジ部を有する形状となる。

図９（ｃ）は、四角形の中央マスク部７ｂを中心として、同心角状に開口部７ａを設けたパターンである。したがって、開口部７ａも四角形となる。この開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、四角形状に連なったリッジ部を有する形状となる。

図９（ｄ）は、六角形の中央マスク部７ｂを中心として、同心角状に開口部７ａを設けたパターンである。したがって、開口部７ａも六角形となる。この開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、六角形状に連なったリッジ部を有する形状となる。

図１の実施例では、選択成長用マスク形状として図９（ｂ）の円形状パターンのものを用い、マスクの全体形状も円形状にパターニングした。図２に示すように、選択成長用マスク７の全体形状を円形状にし、開口部７ａ、中央マスク部７ｂを同心円状に形成した選択成長用マスクを用いると、ｎ型ＧａＮソース層８は円形状に形成され、その後に積層されるソース電極１０やゲート電極９も円形状に設けられる。

次に、図１、２に示されるＧａＮ系半導体素子の製造方法について述べる。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、図３に示すように、その上に、ＧａＮバッファ層２を６００〜７００℃の低温で成長させる。その後、１０００℃以上に基板温度を上げてＧａＮバッファ層２上にアンドープＧａＮ層３、ｎ^＋型ＧａＮドレイン層４、ｎ⁻型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６を順にエピタキシャル成長させる。ｐ型ＧａＮ系チャネル層６は、ｐ型ＧａＮ層としても良いし、ｐ型ＡｌＧａＮ層の上にｐ型ＧａＮ層を積層した多層構造としても良い。

例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ_３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ_４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ_２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。ＡｌＧａＮ層を作製する場合は、ＴＭＧａ、ＮＨ_３にトリメチルアルミニウム（ＴＭＡ）を加える。

このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。

次に、図３のように積層されたウエハをＭＯＣＶＤ装置から取り出して、選択成長用マスク７をＣＶＤ、プラズマＣＶＤ、スパッタ等によりｐ型ＧａＮ系チャネル層６上に積層し、選択成長用マスク７上にレジストを所定形状にパターニングした後、図４に示すように、例えばＢＨＦを用いたウエットエッチングやＣＦ_４を用いたドライエッチングにより選択成長用マスク７の全体形状を形成するとともに、選択的にエッチング除去して開口部７ａを形成し、その後、例えばアセトンやメタノールを用いた方法やＯ_２アッシング法により、レジストを除去する。

ここで、レジストのパターンは、図２の形状とするために、図９（ｂ）のパターンで、全体形状が円形状のものを用いる。再び、ＭＯＣＶＤ装置内で結晶成長を開始し、選択成長用マスク７の開口部７ａから結晶成長が行われる選択成長により、図５に示すようにｎ型ＧａＮソース層８が形成される。ｎ型ＧａＮソース層８は、中央の選択成長用マスク７ｂを中心として左右にリッジ形状を有する構造となる。より具体的には、中央の選択成長用マスク７ｂの周囲をリッジ形状が取り囲むようにして環状に連なって形成されている。

その後、図６に示すように、左右のリッジ部に挟まれて存在する選択成長用マスク７をフッ酸（ＨＦ）系溶液等を用いたウエットエッチングにより、剥離除去する。図２の破線で囲まれた部分が、選択成長用マスクが除去された領域に相当する。

次に、図７に示すように、ソース電極１０を蒸着、スパッタ等により、ｎ型ＧａＮソース層８における左右のリッジ部側面と選択成長用マスクが除去されたｐ型ＧａＮ系チャネル層６表面に渡って形成する。また、図８に示すように、残された選択成長用マスク７の上にゲート電極９を蒸着、スパッタ等により形成する。

ソース電極１０は、ｎ型ＧａＮソース層８でドーナツ状に連なったリッジ部の内側側面とリッジ部上面の一部、選択成長用マスクが除去された領域に渡って形成されている。また、図２のように、ソース電極１０、ｎ型ＧａＮソース層８、ゲート電極９、選択成長用マスク７等は、上から見て同心円状に形成される。

次に、メサエッチングを行って、ｐ型ＧａＮ系チャネル層６からｎ^＋型ＧａＮドレイン層４にかけて溝部分を形成し、ｎ^＋型ＧａＮドレイン層４を露出させ、ＳｉＯ_２等の絶縁膜１１をＣＶＤ、プラズマＣＶＤ、スパッタ等でメサエッチングによって形成された溝部分に積層し、露出したｎ^＋型ＧａＮドレイン層４の表面と側面の一部を残して、レジストで覆い、エッチングを行って絶縁膜１１の一部（レジストで覆われていない部分）を除去し、絶縁膜１１が除去された領域にドレイン電極１２を蒸着、スパッタ等で形成する。このようにして、図１、２に示すＧａＮ系半導体素子が完成する。

以上のように、ソース層のリッジ部を選択成長によって形成することにより、リッジ部に挟まれて中央に存在する選択成長用マスクを、酸性の溶液によるウエットエッチングによって剥離除去しているので、選択成長マスク下のチャネル層に、損傷を与えることを防止することができ、ソース電極とチャネル層との接合領域をオーミック接触とすることができるため、ソース層のコンタクト抵抗を小さくすることができる。また、チャネル層に損傷が発生しなくなると、界面準位密度が低くなるので、ゲート電極に電圧を加えた場合に、すぐにｎチャネル又はｐチャネルに反転し、反転分布の速度が早くなり、オン抵抗が低くなって高速で素子を動作させることができる。さらに、選択成長によりソース層への格子欠陥の転位密度を低くすることができる。

ところで、図１、２の縦型のＧａＮ系半導体素子は、特に大電力用のパワーデバイスとして用いられるもので、図１、２には、１素子分の構成を示しているが、このパターン（素子）をウエハ内に多数作製して、複数のソース電極同士を直列又は並列接続する配線を行い、また、複数のゲート電極同士、複数のドレイン電極同士についても、各々直列又は並列接続して配線を行い、１つのＧａＮ系半導体装置とすることもできる。

本発明のＧａＮ系半導体素子の断面構造を示す図である。図１のＧａＮ系半導体素子を上面から見た図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。本発明におけるＧａＮ系半導体素子の製造方法の一製造工程を示す図である。選択成長用マスクのパターン例を示す図である。従来のＧａＮ系半導体素子の断面構造を示す図である。

符号の説明

１サファイア基板
２ＧａＮバッファ層
３アンドープＧａＮ層
４ｎ^＋型ＧａＮドレイン層
５ｎ⁻型ＧａＮ層
６ｐ型ＧａＮ系チャネル層
７選択成長用マスク
８ｎ型ＧａＮソース層
９ゲート電極
１０ソース電極
１１絶縁膜

Claims

ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、
前記ソース層は選択成長によって形成されたリッジ部を有し、隣接する２つのリッジ部に挟まれたチャネル層表面から前記２つのリッジ部表面に渡ってソース電極が形成されていることを特徴とするＧａＮ系半導体素子。
前記選択成長で用いられた選択成長用マスクが前記チャネル層表面に残されており、前記選択成長用マスク上にゲート電極が設けられていることを特徴とする請求項１に記載のＧａＮ系半導体素子。
請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子を備えたＧａＮ系半導体装置。
ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子の製造方法であって、
前記チャネル層上に選択成長用マスクを積層する第１工程と、
前記選択成長用マスクの一部を除去して開口部を形成する第２工程と、
前記開口部にソース層を成長させて前記選択成長用マスクを挟んでリッジ部を形成する第３工程と、
前記選択成長用マスクをウエットエッチングにより除去する第４工程と、
前記選択成長用マスク除去後のチャネル層表面にソース電極の一部を形成する第５工程とを有することを特徴とするＧａＮ系半導体素子の製造方法。
前記第２工程で形成された選択成長用マスクは、中央の選択成長用マスクの周囲を囲むようにして環状に開口部が形成されていることを特徴とする請求項４記載のＧａＮ系半導体素子の製造方法。
前記選択成長用マスクの形状は、円形状又は多角形状となっていることを特徴とする請求項５記載のＧａＮ系半導体素子の製造方法。
前記第４工程における選択成長用マスクの除去は、前記リッジ部に挟まれた選択成長用マスクのみを除去することを特徴とする請求項４〜請求項６のいずれか１項に記載のＧａＮ系半導体素子の製造方法。