JPH0492439A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関し、特に
選択エピタキシャル成長法を用いて低抵抗半導体層の形
成を行うＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ（ＭＥｔａｌ　Ｓｅ＋
ｎ１ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　
Ｔｒａｎｓｉｓｔｏｒ）　　およびＭＩ　Ｓ　Ｆ　Ｅ　
Ｔ（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ　Ｆｉｅｌｃｌ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ）　　に適用して有効な技術に関するもの
である。

〔従来の技術〕

ＧａＡｓＭＥＳＦＥＴやＧａＡｓＭＩＳＦＥＴの高性能
化を図るため、有機金属化学気相成長法（Ｍｅｔａｌ　
［Ｉｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅｐｏｓｉｔｉｏｎ；　　Ｍ○ＣＶＤ）を利用してＧ　
ａ　、Ａ　ｓ基板上に低抵抗半導体層（ｎ″Ｇ　ａ　Ａ
　ｓ）を選択エピタキシャル成長させる技術が利用され
つつある。上記選択エピタキシャル成長法によれば、従
来のイオン注入法では得られない１０１８〜１．０”／
ｃｄ程度の高いキャリヤ濃度ををする低抵抗半導体層が
得られるので、トランジスタの寄生抵抗が低減され、Ｇ
ａＡｓ集積回路の高速化を促進することができる。また
従来のイオン注入法がＧａＡｓ基板中に低抵抗半導体層
を形成するのに対し、上記選択エピタキシャル成長法は
、ＧａＡｓ基板の上層に低抵抗半導体層を形成すること
から、基板電流が低減され、トランジスタの短チヤネル
効果が抑制されるので、ゲート長の短縮化、すなわちＧ
ａＡｓ集積回路の高集積化を促進することができる。

なお、上記選択エピタキシャル成長法を用いたＧａＡｓ
ＭＥＳＦＥＴの製造技術について記載された文献の例と
しては、ｒＧａＡｓおよび関連化合物／ンボジウム（”
Ｉｍｐｒｏｖｅｍｅｎｔ　ｏｆ　ｎ’／ｎ−ＭＯＣＶＤ
ｉｎｔｅｒｆａｃｅ　ａｎｄ　ｉｔｓ　ａｐｐｌｉｃａ
ｔ＋ｏｎ　ｔｏ　ｓｉｄｅｗａｌｌ　ａｓｓｉｓｔｅｄ
　ｎ”ＧａＡｓ　ＭＥＳＦＥＴ”　Ｐｒｏｃ、１２ｔｈ
　Ｉｎｔ、　ＧａＡｓ　ａｎｄ　ｒｅｌａｔｅｄ　Ｃｏ
ｍｐｏｕｎｄｓ　Ｓｙｍｐ、　（１９８５）　　Ｊ　（
Ｐ２Ｏ３）がある。

〔発明が解決しようとする課題〕

上記従来技術は、あらかじめ形成したゲートをマスクに
用いて基板上に低抵抗半導体層を選択エピタキシャル成
長させているが、その際ゲート上に低抵抗半導体膜（ｎ
″Ｇ　ａ　Ａ　ｓ）が異常析出し易く、これがソース−
ドレイン間の短絡や層間耐圧の低下の原因となるため、
ＧａＡｓ集積回路の微細化が妨げられるという欠点があ
った。

その対策として、例えばゲート上にあらかじめ５１０２
あるいは５１３Ｎ４　などの絶縁層を積層した後、上記
選択エピタキシャル成長を行うことによってゲート上に
上記低抵抗半導体膜が異常成長するのを防止することが
考えられる。ゲート上に上記絶縁層を積層する最も簡便
な方法は、ゲート用の導電膜上に絶縁膜を堆積し、ゲー
ト加工時に上記絶縁膜と導電膜とを同時にパターニング
する方法である。ところが５ｉＯａ　あるいは５ｌｓＮ
４などの絶縁膜は、導電膜の加工に用いるフッ素系エツ
チングガスに対するエツチングレートが導電膜と異なる
ので、この方法でゲート加工を行うと、ゲートの側壁が
テーパ状となってしまい、ゲート本来の形状が得られな
い。そこで工程は増えるが、あらかじめゲートを形成し
た基板上に上記絶縁膜を堆積し、次に上記絶縁膜を加工
してゲート上にのみ絶縁膜を残す方法が考えられる。と
ころがこの方法は、上記絶縁膜の加工に用いるマスクの
合わせ余裕に限界があるため、ゲート長が２μｍ程度以
下のデバイスには適用することができない。

またこの方法は、マスクの合わせずれに起因してゲート
の一部が露出することが避けられないため、この露出箇
所に上記低抵抗半導体膜が異常析出してしまうという欠
点がある。

このように、ゲートをマスクに用いた選択エピタキシャ
ル成長法によって低抵抗半導体層を形成する従来技術は
、上記ゲート上に低抵抗半導体膜が異常析出するのを有
効に防止することができなかった。

本発明の目的は、選択エピタキシャル成長法によって低
抵抗半導体層を形成するＭＥＳＦＥＴならびにＭＩＳＦ
ＥＴの製造において、ゲート上に低抵抗半導体膜が異常
析出するのを有効に防止し、上記エピタキシャル成長の
選択性を向上させることのできる技術を提供することに
ある。

本発明の他の目的は、上記目的を達成するとともに、上
記ＭＥＳＦＥＴならびにＭＩＳＦＥＴの高集積化を促進
することのできる技術を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するたｔの手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、半導体基板上に形成した絶縁膜をパタ
ーニングして前記半導体基板の一部を露出させるととも
に、前言己絶縁膜にてダミーゲートを形成し、前記半導
体基板上の前記絶縁膜およびダミーゲートをマスクに用
いて前記露出した半導体基板上に低抵抗半導体層を選択
エピタキンヤル成長させ、次いで前言己低抵抗半導体層
の側壁に絶縁膜を形成した後、前へ記ダミーゲートを除
去して半導体基板の一部を露出させ、その後前記露出し
た半導体基板上にゲートを形成するＭＥＳＦＥＴの製造
方法である。

本願の他の発明は、半導体基板上に形成した絶縁膜をパ
ターニングして前記半導体基板の一部を露出させるとと
もに、前言己絶縁膜にてダミーゲートを形成し、前言己
半導体基板上の前記絶縁膜およびタミーゲートをマスク
に用いて前記露出した半導体基板上に低抵抗半導体層を
選択エピタキンヤル成長させ、次いで前記ダミーゲート
を除去して半導体基板の一部を露出させた後、前記露出
した半導体基板上にゲート絶縁膜およびゲートをそれぞ
れ形成するＭＩＳＦＥＴの製造方法である。

〔作用〕

上記した手段によれば、絶縁膜からなるダミーゲートを
マスクに用いて基板の活性領域上１ご低抵抗半導体層を
選択エピタキシャル成長させた後の工程でゲートを形成
することにより、ゲート上に低抵抗半導体膜が異常析出
するのを確実に防止することができるので、上記エピタ
キシャル成長の選択性が向上する。

また上８己した手段によれば、絶縁膜からなるダミーゲ
ートをマスクに用いて低抵抗半導体層を形成した後、上
記ダミーゲートを除去して半導体基板を露出させ、そこ
にゲー）（ＭＩＳＦＥＴの場合はゲート絶縁膜およびゲ
ート）を形成することにより、上記低抵抗半導体層およ
びゲートの形成を同一のマスクを用いて自己整合的に行
うことができるので、選択エピタキシャル成長法によっ
て上記低抵抗半導体層を形成するＭＥＳＦＥＴならびに
ＭＩＳＦＥＴの高集積化が促進される。

〔実施例１〕 以下、本実施例１によるＧａＡｓＭＥＳＦＥＴの製造方
法を第１図〜第６図に従って説明する。

まず第１図に示すように、ＧａＡｓからなる高抵抗半導
体基板１の活性領域に、例えばシリコンをイオン注入法
にて、導入し、次いて基板１をアニールすることによっ
て低不純物濃度のｎ形半導体領域２を形成した後、例え
ばＣＶＤ法にて上記基板１の全面に５１０２または５１
３Ｎ＜などの絶縁膜３を堆積する。

次に第２図に示すように、基板１上にホトレジスト４を
形成し、上記ホトレジスト４をマスクに用いて絶縁膜３
上から基板１の活性領域に、例えばシリコンをイオン注
入法にて導入することによって高不純物濃度のｎ形半導
体領域５を形成する。

次に上記ホトレジスト４をマスクに用いて上記絶縁膜３
をパターニングすることによって上記ｎ形半導体領域５
を露出させるとともに、上記絶縁膜３にてダミーゲート
６を形成した後、第３図に示すように、上記絶縁膜３お
よびダミーゲート６をマスクに用いて上記露出したｎ形
半導体領域５上にＭＯＣＶＤ法にてソース、ドレインを
構成するｎ゛形半導体層（低抵抗半導体層）７を選択的
にエピタキシャル成長させる。上記ｎ゛形半導体層７を
形成するには、例えばトリメチルガリウム、アルンンお
よび水素の混合ガスを用い、ｎ形不純物としてジンラン
または硫化水素などを用いる。

このように、上記ｎ形半導体領域５と上記ｎ−形半導体
層７とは、同一のマスクパターンによりそれぞれ自己整
合的に形成される。また上δ己ダミーゲート６は、絶縁
膜３により構成されているた杓、上記ｎ゛形半導体層７
を選択エピタキシャル成長させる際、上記ダミーゲート
６上にｎ゛形半導体膜が異常析出することはない。

次に、例えばＣＶＤ法にて上記基板１の全面に５ｉＣｈ
　または５１３Ｎ１などの絶縁膜（図示せず）を堆積し
た後、上記絶縁膜を、例えば反応性イオンエツチング（
ＲＩＥ）などの異方性エツチングにより加工して第４図
に示すように、上Ｅｎ−形半導体層７の側壁にサイドウ
オールスペーサ８を形成し、上記ｎ形半導体領域２を基
板１の表面に露出させる。

次に第５図に示すように、例えばＷ（タングステン）の
選択ＣＶＤ法を用いて上記露出したｎ形半導体領域２上
にＷからなるゲート９を形成する。

このように、上記ゲート９は上記ダミーゲート６を除去
した領域に自己整合的に形成される。すなわち上記ｎ形
半導体領域５、ｎ”形半導体層７およびゲート９は、同
一のマスクパターンによりそれぞれ自己整合的に形成さ
れる。この場合、上記ゲート９の実効的なゲート長は、
上記ダミーゲート６長からサイドウオールスペーサ８の
厚さを除いた長さとなる。

最後に第６図に示すように、上記ｎ゛゛半導体層７の上
に、例えばＡ　ｕ　／　Ｇ　ｅなどからなるオーミック
電極ｌＯを形成することにより、ＧａＡｓＭＥＳＦＥＴ
が完成する。

このように、本実施例１によれば下記のような効果を得
ることができる。

（１）、絶縁膜３からなるダミーゲート６をマスクに用
いてｎ−形半導体層７を選択的にエピタキシャル成長さ
せた後、上記ダミーゲート６を除去し、その後ゲート９
を形成することにより、ゲルト９上にｎ゛゛半導体膜が
異常析出するのを確実に防止することができ、上記エピ
タキシャル成長の選択性が向上する。

（２）、Ｔ１形牢導体領域５、ｎ°形形溝導体層７よび
ゲート９を、同一のマスクパターンによりそれぞれ自己
整合的に形成することにより、ＭＥＳＦＥＴを微細化す
ることができ、ＭＥＳＦＥＴの高集積化が促進される。

〔実施例２〕 以下、本実施例２によるＧａＡｓＭＩＳＦＥＴの製造方
法を第７図〜第１０図に従って説明する。

第７図は、前記実施例１の第３図に示す工程に対応して
いる。すなわちここまでの工程は、前記実施例１の第１
図〜第３図に示す工程と同一である。第７図に示すよう
に、ＧａＡｓからなる高抵抗半導体基板１の活性領域に
は、低不純物濃度のｎ形半導体領域２および高不純物濃
度のｎ形半導体領域５が形成され、基板１上には絶縁膜
３および上記絶縁膜３からなるダミーゲート６が形成さ
れている。またｎ形半導体領域５上には、上記絶縁膜３
およびダミーゲート６をマスクに用いてｎ形半導体層７
が選択エピタキシャル成長法にて形成されている。

次に第８図に示すように、上記ダミーゲート６を、例え
ばウェットエツチングにより除去して上記ｎ形半導体領
域２を基板１の表面に露出させる。

次に、例えばＣＶＤ法にて基板１の全面にＳｉＯ２やＡ
ｌｘなどの絶縁膜を堆積した後、例えばスパッタリング
法またはＣＶＤ法にて上記絶縁膜上にＷなどの導電膜を
堆積し、その後上記絶縁膜および導電膜をドライエツチ
ングによりパターニングして上記露出したｎ形半導体領
域２上にＳｉＯ２やΔｆＮなどからなるゲート絶縁膜１
１およびＷなどからなるゲート９を形成する。このよう
に、上記ゲート絶縁膜１１およびゲート９は、上記ダミ
ーゲート６を除去した領域にそれぞれ自己整合的に形成
される。すなわち上記ｎ形半導体領域５、ｎ゛形形溝導
体層７ゲート絶縁膜１１およびゲート９は、同一のマス
クパターンにより自己整合的に形成される。この場合、
上記ゲート９の実効的なゲート長は、上記ダミーゲート
６の長さと同一となる。

最後に第１０図に示すように、上記ｎ゛゛半導体層７の
上に、例えばＡ　ｕ　／　Ｇ　ｅなどからなるオーミッ
ク電極１０を形成することにより、ＧａＡｓ　Ｍ　ｒ　
Ｓ　Ｆ　Ｅ　Ｔが完成する。

このように、本実施例２によれば下記のような効果を得
ることができる。

（１）、絶縁膜３からなるダミーゲート６をマスクに用
いてｎ゛形形溝導体層７選択的にエピタキシャル成長さ
せた後、上記ダミーゲート６を除去し、その後ゲート９
を形成することにより、ゲート９上にｎ°°半導体膜が
異常析出するのを確実に防止することができ、上記エピ
タキシャル成長の選択性が向上する。

（２）、　　ｎ形半導体領域５、ｎ゛形形溝導体層７ゲ
ート絶縁膜１１およびゲート９を、同一のマスクパター
ンによりそれぞれ自己整合的に形成することにより、Ｍ
ＩＳＦＥＴを微細化することができ、ＭＩＳＦＥＴの高
集積化が促進される。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。

前記実施例１では、Ｗの選択ＣＶＤ法にてゲートを形成
したが、その他の方法、例えばホトレジストをマスクに
用いたドライエツチングやリフトオフ法にてゲートを形
成してもよい。

前記実施例２では、５１０２やＡＩＮなどによりゲート
絶縁膜を形成したが、例えばＡｊ！ＧａＡＳなどの高抵
抗半導体材料を用いてゲート絶縁膜を形成し、ヘテロＭ
ＩＳＦＥＴ構造としてもよい。

前記実施例１．２では、Ｗにてゲートを構成したが、例
えばＷ以外の高融点金属（Ｍｏ、Ｔｉなど）によりゲー
トを構成してもよい。また上記高融点金属のシリサイド
（ＷＳ　ＩＸ　、　Ｍｏ　Ｓ　ｉｙ　。

ＴｉＳｉｘ　など）によりゲートを構成してもよく、さ
らに上記高融点金属およびンリサイドの複合膜によりゲ
ートを構成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

（１）、半導体基板上に形成した絶縁膜をパターニング
して前記半導体基板の一部を露出させるとともに、前記
絶縁膜にてダミーゲートを形成し、前記半導体基板上の
前記絶縁膜およびダミーゲートをマスクに用いて前記露
出した半導体基板上に低抵抗半導体層を選択エピタキシ
ャル成長させ、次いで前記低抵抗半導体層の側壁に絶縁
膜を形成した後、前記ダミーゲートを除去して半導体基
板の一部を露出させ、その後前記露出した半導体基板上
にゲートを形成するＭＥＳＦＥＴの製造方法によれば、
ゲート上に低抵抗半導体膜が異常析出するのを確実に防
止することができるので、上記エピタキシャル成長の選
択性が向上する。また上記低抵抗半導体層およびゲート
の形成を同一のマスクを用いて自己整合的に行うことが
できるので、ＭＥＳＦＥＴの高集積化が促進される。

（２）半導体基板上に形成した絶縁膜をパターニングし
て前記半導体基板の一部を露出させるとともに、前記絶
縁膜にてダミーゲートを形成し、前記半導体基板上の前
記絶縁膜およびダミーゲートをマスクに用いて前記露出
した半導体基板上に低抵抗半導体層を選択エピタキシャ
ル成長させ、次いで前記ダミーゲートを除去して半導体
基板の一部を露出させた後、前記露出した半導体基板上
にゲート絶縁膜およびゲートをそれぞれ形成するＭＩＳ
ＦＥＴの製造方法によれば、ゲート上に低抵抗半導体膜
が異常析出するのを確実に防止することができるので、
上記エピタキシャル成長の選択性が向上する。また上記
低抵抗半導体層、ゲート絶縁膜およびゲートの形成を同
一のマスクを用いて自己整合的に行うことができるので
、ＭＩＳＦＥＴの高集積化が促進される。

【図面の簡単な説明】

第１図乃至第６図は、本発明の一実施例である半導体集
積回路装置の製造方法を工程順に示す半導体基板の要部
断面図、 第７図乃至第１０図は、本発明の他の実施例である半導
体集積回路装置の製造方法を工程順に示す半導体基板の
要部断面図である。 １・・・半導体基板、２．５・・・ｎ形享導体領域、３
・・・絶縁膜、４・・・ホトレジスト、６・・・ダミー
ゲート、７・・・ｎ゛形半導体層（低抵抗半導体層）、
８・・・サイドウオールスペーサ、９・・・ゲート、１
０・・・オーミック電極、１１・・・ゲート絶縁膜。 第 図 第 図 第 図 第 図 第 図 弔 図 第７ 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の活性領域上に選択エピタキシャル成長
   法を用いて低抵抗半導体層を形成するＭＥＳＦＥＴの製
   造方法であって、前記半導体基板上に形成した絶縁膜を
   パターニングして前記半導体基板の一部を露出させると
   ともに、前記絶縁膜にてダミーゲートを形成し、前記半
   導体基板上の前記絶縁膜およびダミーゲートをマスクに
   用いて前記露出した半導体基板上に前記低抵抗半導体層
   を選択エピタキシャル成長させ、次いで前記低抵抗半導
   体層の側壁に絶縁膜を形成した後、前記ダミーゲートを
   除去して半導体基板の一部を露出させ、その後前記露出
   した半導体基板上にゲートを形成することを特徴とする
   半導体集積回路装置の製造方法。 ２、半導体基板の活性領域上に選択エピタキシャル成長
   法を用いて低抵抗半導体層を形成するＭＩＳＦＥＴの製
   造方法であって、前記半導体基板上に形成した絶縁膜を
   パターニングして前記半導体基板の一部を露出させると
   ともに、前記絶縁膜にてダミーゲートを形成し、前記半
   導体基板上の前記絶縁膜およびダミーゲートをマスクに
   用いて前記露出した半導体基板上に前記低抵抗半導体層
   を選択エピタキシャル成長させ、次いで前記ダミーゲー
   トを除去して半導体基板の一部を露出させた後、前記露
   出した半導体基板上にゲート絶縁膜およびゲートをそれ
   ぞれ形成することを特徴とする半導体集積回路装置の製
   造方法。