JPH0219622B2 - - Google Patents
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- JPH0219622B2 JPH0219622B2 JP58167299A JP16729983A JPH0219622B2 JP H0219622 B2 JPH0219622 B2 JP H0219622B2 JP 58167299 A JP58167299 A JP 58167299A JP 16729983 A JP16729983 A JP 16729983A JP H0219622 B2 JPH0219622 B2 JP H0219622B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法にかかり、特に
ガリウム砒素電界効果トランジスタ（GaAs
FET）の製造方法に関する。
ガリウム砒素電界効果トランジスタ（GaAs
FET）の製造方法に関する。
(b) 従来技術と問題点
周知のように、半導体集積回路（IC）におい
ては高密度、高集積化して高速に動作させる方向
に技術的検討が指向しており、シリコンより高速
動作の可能なガリウム砒素を用いたICが研究さ
れて、製作されるようになつてきた。
ては高密度、高集積化して高速に動作させる方向
に技術的検討が指向しており、シリコンより高速
動作の可能なガリウム砒素を用いたICが研究さ
れて、製作されるようになつてきた。
このようなICを構成するガリウム砒素トラン
ジスタは接合型電界効果トランジスタ（JFET）
であつて、且つICとしては使い易いノーマリオ
フ型（エンハンスメント形）が多い。
ジスタは接合型電界効果トランジスタ（JFET）
であつて、且つICとしては使い易いノーマリオ
フ型（エンハンスメント形）が多い。
その一例の断面構造を第１図に示しており、１
は半絶縁性GaAs基板、２はｎ型チヤンネル領
域、３はゲート電極、４はn+型ソースおよびド
レイン領域、５はソースおよびドレイン電極で、
ゲート電極３はチヤンネル領域との間にシヨツト
キーバリヤを形成させるためのシヨツトキーメタ
ルで構成されている。
は半絶縁性GaAs基板、２はｎ型チヤンネル領
域、３はゲート電極、４はn+型ソースおよびド
レイン領域、５はソースおよびドレイン電極で、
ゲート電極３はチヤンネル領域との間にシヨツト
キーバリヤを形成させるためのシヨツトキーメタ
ルで構成されている。
ここに、ノーマリオフ型FETはゲート電極下
に零電圧で形成される空乏層によつてチヤネル領
域を完全に空乏化させておく型式であるから、チ
ヤネル領域２は低濃度のｎ型導電不純物が含有さ
れており、ソースおよびドレイン領域４はその必
要がないから、n+型として高濃度領域に形成さ
れる。そのため、チヤネル領域両側に形成される
間隙、即ちゲート電極３の側端とソースおよびド
レイン領域４の側端との間隙部分６がソースおよ
びドレイン抵抗として著しく大きな抵抗値を示
し、トランジスタの高速化を阻害している。寸法
的に、ゲート電極長は1μｍ前後で、チヤネル深
さは2000〜3000Å程度と微細であるから、僅かの
間隙も大きな抵抗となるわけである。而も、この
間隙の表面に負チヤージが付着すれば空乏層が拡
がつて、更に高い抵抗値を示す。このような間隙
部分６はパターンニングの余裕寸法とそのずれに
よつて生じ、ｎ型領域２およびn+型領域４を形
成して熱処理した後、ゲート電極３およびソー
ス、ドレイン領域５をパターンニングすると、発
生するものである。
に零電圧で形成される空乏層によつてチヤネル領
域を完全に空乏化させておく型式であるから、チ
ヤネル領域２は低濃度のｎ型導電不純物が含有さ
れており、ソースおよびドレイン領域４はその必
要がないから、n+型として高濃度領域に形成さ
れる。そのため、チヤネル領域両側に形成される
間隙、即ちゲート電極３の側端とソースおよびド
レイン領域４の側端との間隙部分６がソースおよ
びドレイン抵抗として著しく大きな抵抗値を示
し、トランジスタの高速化を阻害している。寸法
的に、ゲート電極長は1μｍ前後で、チヤネル深
さは2000〜3000Å程度と微細であるから、僅かの
間隙も大きな抵抗となるわけである。而も、この
間隙の表面に負チヤージが付着すれば空乏層が拡
がつて、更に高い抵抗値を示す。このような間隙
部分６はパターンニングの余裕寸法とそのずれに
よつて生じ、ｎ型領域２およびn+型領域４を形
成して熱処理した後、ゲート電極３およびソー
ス、ドレイン領域５をパターンニングすると、発
生するものである。
従つて、この間隙部分６を無くするか、あるい
は殆ど零近くにする構造がソースおよびドレイン
抵抗を低下させるために望ましく、かかる目的
で、第２図に示す断面構造のGaAs FETが提案
されている。本例はゲート電極３をマスクにして
イオン注入し、n+型ソースおよびドレイン領域
４を形成する所謂セルフアライン型の製造方法で
作成される。しかし、ゲート電極を形成した後に
イオン注入が行なわれるから、電極形成後に注入
イオンの活性化のための熱処理が必要になり、ゲ
ート電極は800〜900℃の高温に耐えて、シヨツト
キー特性が損われないメタル材料に限定しなけれ
ばならない。更に、本例はゲート電極パターンが
高精度に形成されねばn+型領域がゲート電極に
近づき過ぎて、耐圧劣化などの特性上の悪影響が
生じる構造である。
は殆ど零近くにする構造がソースおよびドレイン
抵抗を低下させるために望ましく、かかる目的
で、第２図に示す断面構造のGaAs FETが提案
されている。本例はゲート電極３をマスクにして
イオン注入し、n+型ソースおよびドレイン領域
４を形成する所謂セルフアライン型の製造方法で
作成される。しかし、ゲート電極を形成した後に
イオン注入が行なわれるから、電極形成後に注入
イオンの活性化のための熱処理が必要になり、ゲ
ート電極は800〜900℃の高温に耐えて、シヨツト
キー特性が損われないメタル材料に限定しなけれ
ばならない。更に、本例はゲート電極パターンが
高精度に形成されねばn+型領域がゲート電極に
近づき過ぎて、耐圧劣化などの特性上の悪影響が
生じる構造である。
一方、これらの問題を解決するための埋没ゲー
ト電極形とも云うべきGaAs FETが提案されて
おり、第３図にその断面構造図を示している。本
例では上記のｎ型とn+型との中間の濃度をもつ
たｎ型チヤネル領域７を形成しておく。これはソ
ースおよびドレイン領域をも兼ねる領域である。
次に、ゲート電極８を形成して、500℃程度の低
温度熱処理によりゲート電極を埋没させる。この
熱処理の温度と時間とのコントロールによつて、
電極埋没の深さが調節される。このように形成す
れば、ゲート電極の側端にチヤネル領域７の高濃
度表面が接触しているため、ソースおよびコレク
ター抵抗は低くなつて、またシヨツトキーメタル
も高温熱処理に耐える材料である必要はないし。
しかし、問題は電極埋没深さの調節が難しく、チ
ヤネル幅が一定しないことがある。換言すれば、
スレシホールド電圧など、特性のバラツキが大き
くなる欠点がある。
ト電極形とも云うべきGaAs FETが提案されて
おり、第３図にその断面構造図を示している。本
例では上記のｎ型とn+型との中間の濃度をもつ
たｎ型チヤネル領域７を形成しておく。これはソ
ースおよびドレイン領域をも兼ねる領域である。
次に、ゲート電極８を形成して、500℃程度の低
温度熱処理によりゲート電極を埋没させる。この
熱処理の温度と時間とのコントロールによつて、
電極埋没の深さが調節される。このように形成す
れば、ゲート電極の側端にチヤネル領域７の高濃
度表面が接触しているため、ソースおよびコレク
ター抵抗は低くなつて、またシヨツトキーメタル
も高温熱処理に耐える材料である必要はないし。
しかし、問題は電極埋没深さの調節が難しく、チ
ヤネル幅が一定しないことがある。換言すれば、
スレシホールド電圧など、特性のバラツキが大き
くなる欠点がある。
(c) 発明の目的
本発明は、このようなGaAs FETにおいて上
記の従来例に起きる欠点を解消させて、而も作成
の容易な製造方法を提案するものである。
記の従来例に起きる欠点を解消させて、而も作成
の容易な製造方法を提案するものである。
(d) 発明の構成
その目的は、半絶縁性ガリウム砒素基板に選択
的に不純物元素イオンを導入して一導電型素子領
域を設け、該一導電型素子領域にゲート電極を形
成する工程、次いで該ゲート電極を含むガリウム
砒素基板上に絶縁膜を被着した後、異方性エツチ
ングによつて前記ゲート電極の周縁部分を除く前
記ガリウム砒素基板上の絶縁膜を全面除去する工
程、次いでレジスト膜マスクを被覆し、前記一導
電型素子領域のみを選択的に露出させて電極金属
膜を被着する工程、次いで前記レジスト膜マスク
上の電極金属膜をリフトオフして除去する工程、
次いで熱処理して前記一導電型素子領域と前記電
極金属膜との接触部をアロイした後、アロイされ
ない前記絶縁膜上の電極金属膜を含む電極金属膜
をエツチング除去する工程が含まれる半導体装置
の製造方法によつて達成される。
的に不純物元素イオンを導入して一導電型素子領
域を設け、該一導電型素子領域にゲート電極を形
成する工程、次いで該ゲート電極を含むガリウム
砒素基板上に絶縁膜を被着した後、異方性エツチ
ングによつて前記ゲート電極の周縁部分を除く前
記ガリウム砒素基板上の絶縁膜を全面除去する工
程、次いでレジスト膜マスクを被覆し、前記一導
電型素子領域のみを選択的に露出させて電極金属
膜を被着する工程、次いで前記レジスト膜マスク
上の電極金属膜をリフトオフして除去する工程、
次いで熱処理して前記一導電型素子領域と前記電
極金属膜との接触部をアロイした後、アロイされ
ない前記絶縁膜上の電極金属膜を含む電極金属膜
をエツチング除去する工程が含まれる半導体装置
の製造方法によつて達成される。
(e) 発明の実施例
以下、図面を参照して実施例によつて詳細に説
明する。
明する。
第４図ないし第１０図は本発明にかかる一実施
例の製造工程順断面図である。まず、第４図に示
すように半絶縁性GaAs基板１１上にレジスト膜
マスク１３をパターンニングした後、露出面に選
択的にシリコンイオン（Si+）を注入し、次に800
〜900℃の温度で熱処理して深さ2000〜3000Åの
ｎ型領域１２を形成する。イオン注入の条件は加
速電圧60KeV、ドーズ量1012〜1013／cm2程度であ
る。
例の製造工程順断面図である。まず、第４図に示
すように半絶縁性GaAs基板１１上にレジスト膜
マスク１３をパターンニングした後、露出面に選
択的にシリコンイオン（Si+）を注入し、次に800
〜900℃の温度で熱処理して深さ2000〜3000Åの
ｎ型領域１２を形成する。イオン注入の条件は加
速電圧60KeV、ドーズ量1012〜1013／cm2程度であ
る。
次いで、第５図に示すようにレジスト膜マスク
１２を除去した後、ｎ型領域１３の中央にゲート
電極となるべきゲートメタルを5000Å前後の膜厚
に被着し、フオトプロセスによつてパターンニン
グしてゲート電極１４を形成する。このゲート電
極は、後記する電極金属例えば金ゲルマニウム
（AuGe）と、GaAs基板とのアロイ温度（450〜
550℃）に耐えられるメタルであつて、シヨツト
キーバリヤが形成できるシヨツトキーメタル、一
例を挙げればタングステンシリサイド（WSi）、
タンタルシリサイド（TaSi）等が使用される。
１２を除去した後、ｎ型領域１３の中央にゲート
電極となるべきゲートメタルを5000Å前後の膜厚
に被着し、フオトプロセスによつてパターンニン
グしてゲート電極１４を形成する。このゲート電
極は、後記する電極金属例えば金ゲルマニウム
（AuGe）と、GaAs基板とのアロイ温度（450〜
550℃）に耐えられるメタルであつて、シヨツト
キーバリヤが形成できるシヨツトキーメタル、一
例を挙げればタングステンシリサイド（WSi）、
タンタルシリサイド（TaSi）等が使用される。
次いで、第６図に示すように被覆性の良い被着
法、例えば減圧気相成長法を用いて膜厚数1000Å
の二酸化シリコン（SiO2）膜１５を全面に被着
する。この工程で、SiO2膜の代わりに窒化シリ
コン膜を被着しても構わない。
法、例えば減圧気相成長法を用いて膜厚数1000Å
の二酸化シリコン（SiO2）膜１５を全面に被着
する。この工程で、SiO2膜の代わりに窒化シリ
コン膜を被着しても構わない。
次いで、第７図に示すように異方性エツチング
（方向性を持つたエツチング）法によつてSiO2膜
１５をエツチングする。そうすると、平面上の
SiO2膜は全面除去されるが、ゲート電極１４側
面の周縁部分に被着しているSiO2膜１５は除去
されずに、残存させることができる。この周縁部
の残存膜幅はSiO2膜１５の膜厚によつて制御さ
れ、例えば1000〜2000Å幅に形成することができ
る。この場合の異方性エツチング法はCF4ガスに
よるリアクテイブイオンエツチングが適当であ
る。
（方向性を持つたエツチング）法によつてSiO2膜
１５をエツチングする。そうすると、平面上の
SiO2膜は全面除去されるが、ゲート電極１４側
面の周縁部分に被着しているSiO2膜１５は除去
されずに、残存させることができる。この周縁部
の残存膜幅はSiO2膜１５の膜厚によつて制御さ
れ、例えば1000〜2000Å幅に形成することができ
る。この場合の異方性エツチング法はCF4ガスに
よるリアクテイブイオンエツチングが適当であ
る。
次いで、第８図に示すように再びレジスト膜マ
スク１６を形成して、ゲート電極を含むソース、
ドレイン電極領域を露出させ、他部分を被覆した
後、気相成長法によつて膜厚2000Å前後のAuGe
膜１７（電極金属膜）を被着する。
スク１６を形成して、ゲート電極を含むソース、
ドレイン電極領域を露出させ、他部分を被覆した
後、気相成長法によつて膜厚2000Å前後のAuGe
膜１７（電極金属膜）を被着する。
次いで、第９図に示すようにレジスト膜マスク
１６を溶解除去する。そうすると、マスク上の
AuGe膜１７は同時に除去（リフトオン）され、
次に500℃、１分程度の熱処理を加えてAuGe膜
とGaAs基板とをアロイさせて、ソース電極、ド
レイン電極１７を形成する。この場合、ゲート電
極およびSiO2膜上のAuGe膜１７はアロイされな
いから、その後に王水等の薬液によつて簡単に除
去される。
１６を溶解除去する。そうすると、マスク上の
AuGe膜１７は同時に除去（リフトオン）され、
次に500℃、１分程度の熱処理を加えてAuGe膜
とGaAs基板とをアロイさせて、ソース電極、ド
レイン電極１７を形成する。この場合、ゲート電
極およびSiO2膜上のAuGe膜１７はアロイされな
いから、その後に王水等の薬液によつて簡単に除
去される。
なお、ゲート電極１４の材料がAuGe膜１７と
反応してアロイ（合金）する材料であつても、
SiO2膜１５上のAuGe膜はアロイされずに除去さ
れるからソース、ドレイン電極とゲート電極との
絶縁分離に支障はない。
反応してアロイ（合金）する材料であつても、
SiO2膜１５上のAuGe膜はアロイされずに除去さ
れるからソース、ドレイン電極とゲート電極との
絶縁分離に支障はない。
次いで、第１０図に示すように公知の方法によ
つてSiO2膜（絶縁膜）１８を被着し、窓あけし
た後、ソース電極、ドレイン電極１７と接続する
金（Au）配線層１９を形成して、完成する。
つてSiO2膜（絶縁膜）１８を被着し、窓あけし
た後、ソース電極、ドレイン電極１７と接続する
金（Au）配線層１９を形成して、完成する。
このような形成法を用いれば、製造方法は簡単
であり、且つ第１図で設明した間隙部分６は僅か
0.1〜0.2μｍとなつてソース、ドレイン抵抗が低
下し、また第２図の従来例のようなゲート電極に
高濃度層が過度に近づく問題も起らない。更に、
高温処理はゲート電極形成の前工程で行なわれる
ているから、ゲート電極材料にも制約を受けるこ
とはなく、またトランジスタ特性も安定化しやす
い。
であり、且つ第１図で設明した間隙部分６は僅か
0.1〜0.2μｍとなつてソース、ドレイン抵抗が低
下し、また第２図の従来例のようなゲート電極に
高濃度層が過度に近づく問題も起らない。更に、
高温処理はゲート電極形成の前工程で行なわれる
ているから、ゲート電極材料にも制約を受けるこ
とはなく、またトランジスタ特性も安定化しやす
い。
但し、ゲート電極が高温処理に曝されてもよい
場合は、第７図で説明したゲート電極周縁部に
SiO2膜１５を形成した工程の次に、第２図で説
明したセルフアライン法によるイオン注入を行な
つて、ソース、ドレイン電極下にn+型領域を形
成することもできる。そうすれば、ソース、ドレ
イン抵抗は一層低くなる。
場合は、第７図で説明したゲート電極周縁部に
SiO2膜１５を形成した工程の次に、第２図で説
明したセルフアライン法によるイオン注入を行な
つて、ソース、ドレイン電極下にn+型領域を形
成することもできる。そうすれば、ソース、ドレ
イン抵抗は一層低くなる。
(f) 発明の効果
以上の説明から明らかなように、本発明によれ
ばソース、ドレイン抵抗が低く、且つスレーシヨ
ルド電圧などの他の電気的特性も安定した高性能
なGaAs FETが得られる。従つて、GaAsICの高
速化に大きく寄与するものである。
ばソース、ドレイン抵抗が低く、且つスレーシヨ
ルド電圧などの他の電気的特性も安定した高性能
なGaAs FETが得られる。従つて、GaAsICの高
速化に大きく寄与するものである。
第１図、第２図および第３図は従来のGaAs
FETの断面構造図、第４図〜第１０図は本発明
にかかる製造方法の工程順断面図である。 図中、１，１１は半絶縁基板、２，７，１２は
ｎ型領域、３，８，１４はゲート電極、４はn+
型領域、５，１７はソース、ドレイン電極（ある
いは電極金属膜）、６は間隙部分、１３，１６は
レジスト膜マスク、１５，１８はSiO2膜、１９
は配線を示している。
FETの断面構造図、第４図〜第１０図は本発明
にかかる製造方法の工程順断面図である。 図中、１，１１は半絶縁基板、２，７，１２は
ｎ型領域、３，８，１４はゲート電極、４はn+
型領域、５，１７はソース、ドレイン電極（ある
いは電極金属膜）、６は間隙部分、１３，１６は
レジスト膜マスク、１５，１８はSiO2膜、１９
は配線を示している。
Claims (1)
- １ 半絶縁性ガリウム砒素基板に選択的に不純物
元素イオンを導入して一導電型素子領域を設け、
該一導電型素子領域にゲート電極を形成する工
程、次いで該ゲート電極を含むガリウム砒素基板
上に絶縁膜を被着した後、異方性エツチングによ
つて前記ゲート電極の周縁部分を除く前記ガリウ
ム砒素基板上の絶縁膜を全面除去する工程、次い
でレジスト膜マスクを被覆し、前記一導電型素子
領域のみを選択的に露出させて電極金属膜をソー
スおよびドレイン電極形成面を含む全面に被着す
る工程、次いで前記レジスト膜マスク上の電極金
属膜をリフトオフして除去する工程、次いで熱処
理して前記一導電型素子領域と前記電極金属膜と
の接触部をアロイした後、アロイされない前記絶
縁膜上の電極金属膜を含む該電極金属膜をエツチ
ング除去してソースおよびドレイン電極を形成す
る工程が含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16729983A JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16729983A JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057980A JPS6057980A (ja) | 1985-04-03 |
| JPH0219622B2 true JPH0219622B2 (ja) | 1990-05-02 |
Family
ID=15847174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16729983A Granted JPS6057980A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057980A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257256A (ja) * | 1985-09-06 | 1987-03-12 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPH01161773A (ja) * | 1987-12-18 | 1989-06-26 | Agency Of Ind Science & Technol | 化合物半導体装置の製造方法 |
| JPH02309174A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 極低温用冷却機 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248478A (en) * | 1975-10-16 | 1977-04-18 | Fujitsu Ltd | Process for production of semiconductor device |
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
| JPS57103363A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field effect transistor |
| JPS59195874A (ja) * | 1983-04-20 | 1984-11-07 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1983
- 1983-09-09 JP JP16729983A patent/JPS6057980A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248478A (en) * | 1975-10-16 | 1977-04-18 | Fujitsu Ltd | Process for production of semiconductor device |
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| JPS59195874A (ja) * | 1983-04-20 | 1984-11-07 | Nec Corp | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057980A (ja) | 1985-04-03 |
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