JPH01161773A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH01161773A JPH01161773A JP62318541A JP31854187A JPH01161773A JP H01161773 A JPH01161773 A JP H01161773A JP 62318541 A JP62318541 A JP 62318541A JP 31854187 A JP31854187 A JP 31854187A JP H01161773 A JPH01161773 A JP H01161773A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特にＱ ａ Ａ
ｓ集積回路装置の高集積化に好適な半導体装置の製造方
法に関する。
ｓ集積回路装置の高集積化に好適な半導体装置の製造方
法に関する。
従来の半導体装置において、ショットキ接合電極と活性
層中に形成されたオーミック電極を接続する場合は、特
開昭６０−３４０６９号、特開昭６０−５７９８０号に
記載のように、ショットキー接合電極とオーミック電極
を形成した後に全面に層間絶縁膜を被着し、この層間絶
縁膜の所定部分にコンタクトホールを設け、前記コンタ
クトホール間を配線金属で接続することによっていた。
層中に形成されたオーミック電極を接続する場合は、特
開昭６０−３４０６９号、特開昭６０−５７９８０号に
記載のように、ショットキー接合電極とオーミック電極
を形成した後に全面に層間絶縁膜を被着し、この層間絶
縁膜の所定部分にコンタクトホールを設け、前記コンタ
クトホール間を配線金属で接続することによっていた。
上記従来技術はコンタクトホール形成による素子面積増
加の点について配慮がなされておらず、高集積ＧａＡｓ
ＩＣを形成する場合チップ面積が小さくできないという
問題があった。
加の点について配慮がなされておらず、高集積ＧａＡｓ
ＩＣを形成する場合チップ面積が小さくできないという
問題があった。
本発明の目的は、半導体基板上に形成されたショットキ
ー接合電極とオーミック電極を、これらの電極とは別の
第３の配線金属やコンタクトホールあるいはスルーホー
ルを用いることなく５歩留りよく直接接続することによ
り素子面積の小さい化合物半導体装置を提供することに
ある。
ー接合電極とオーミック電極を、これらの電極とは別の
第３の配線金属やコンタクトホールあるいはスルーホー
ルを用いることなく５歩留りよく直接接続することによ
り素子面積の小さい化合物半導体装置を提供することに
ある。
（問題点を解決するための手段〕
上記目的は、ショットキー電極の上に直接オーミック電
極を接続することにより達成できる。
極を接続することにより達成できる。
すなわち、第１図（ａ）は本発明の詳細な説明する平面
図、第１図（ｂ）は第１図（ａ）の回路図であり、これ
らの図かられかるように、ショットキー接合ゲート電極
を持つ第１の Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ） Ｔ １のゲート電極１′と第
２のＭＥＳＦＥＴ Ｔ２のオーミック電極からなるソ
ース電極２およびゲート電極１は、コンタクトホールや
配線層を介しないで、オーミック電極２によって直接接
続されており、コンタクトホール形成のための面積が不
要であり、チップ面積が縮少される。
図、第１図（ｂ）は第１図（ａ）の回路図であり、これ
らの図かられかるように、ショットキー接合ゲート電極
を持つ第１の Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ） Ｔ １のゲート電極１′と第
２のＭＥＳＦＥＴ Ｔ２のオーミック電極からなるソ
ース電極２およびゲート電極１は、コンタクトホールや
配線層を介しないで、オーミック電極２によって直接接
続されており、コンタクトホール形成のための面積が不
要であり、チップ面積が縮少される。
第２図に第１図（ａ）のＡＡ’断面図を示す。
オーミック電極２は、ＭＥＳＦＥＴ Ｔ２のｎ型高濃
度層（ｎ中層）３とオーミック接触し、ソース電極とな
ると同時に、ＭＥＳＦＥＴ ＴｌおよびＴ２のゲート
金属ｌ、１′にも直接接続されており、コンタクトホー
ルやこれらを結ぶ配線層が不要となり、素子面積を著る
しく縮小している。
度層（ｎ中層）３とオーミック接触し、ソース電極とな
ると同時に、ＭＥＳＦＥＴ ＴｌおよびＴ２のゲート
金属ｌ、１′にも直接接続されており、コンタクトホー
ルやこれらを結ぶ配線層が不要となり、素子面積を著る
しく縮小している。
絶縁膜からなる側壁５は、ゲート金属の側面にテーパ状
に形成されており、オーミック電極２がゲート金属に乗
り上げ配線する部分の断線を防いでいる。また１表面保
護膜６は、側壁５に対して選択的に等方エツチング可能
な材料で構成されており、オーミック電極２を形成する
部分の表面保護膜６をエツチング除去する場合も側壁５
はエツチングされることなく残る。
に形成されており、オーミック電極２がゲート金属に乗
り上げ配線する部分の断線を防いでいる。また１表面保
護膜６は、側壁５に対して選択的に等方エツチング可能
な材料で構成されており、オーミック電極２を形成する
部分の表面保護膜６をエツチング除去する場合も側壁５
はエツチングされることなく残る。
以下１本発明の詳細な説明する。実施例では半導体基板
としてＧａＡｓを使用する場合について説明するが、他
のＩｎＰ、ＩｎＧａＡｓ、ＡＱＧａＡｓ。
としてＧａＡｓを使用する場合について説明するが、他
のＩｎＰ、ＩｎＧａＡｓ、ＡＱＧａＡｓ。
ＩｎＡｎＡｓ、ＩｎＧａＡｓＰ等のｍ−ｖ族化合物半導
体にも使用可能である。
体にも使用可能である。
実施例１゜
第３図（ａ）〜第３図（ｇ）に実施例１の製造工程手順
を示す。まず、第３図（ａ）において半絶縁性ＧａＡｓ
基板１０の上に、チャネル層１１およびショットキー電
極１２を形成した後、側壁材料１３を堆積する。
を示す。まず、第３図（ａ）において半絶縁性ＧａＡｓ
基板１０の上に、チャネル層１１およびショットキー電
極１２を形成した後、側壁材料１３を堆積する。
チャネル層１１は、イオン打込み法により加速電圧５０
ｋＶでＳｉ＋イオンを２Ｘ１０１２個／Ｃｌ１２所定の
部分にイオン打込した後、５ｉ０２膜をキャップ膜とし
て、Ｈ２雰囲気中で８００℃。
ｋＶでＳｉ＋イオンを２Ｘ１０１２個／Ｃｌ１２所定の
部分にイオン打込した後、５ｉ０２膜をキャップ膜とし
て、Ｈ２雰囲気中で８００℃。
２０分間アニールすることによって形成する。また、シ
ョットキー電極１２は高耐熱性のタングステンシリサイ
ドをスパッタ法によって膜厚３００ｎｍに堆積したのち
、ホトレジストをマスクとしてフッ素系ガス（ＮＦ３．
ＣＦ４．ＳＦｓなど）を用いたドライエツチング法によ
り加工する。絶縁膜１３は、第３図（ｄ）の表面保護膜
１７のエツチングに対して選択性のあるもの、たとえば
屈折率ｎ＝１．７５の５ｉＯｘＮｙ（シリコンオキシナ
イトライド）を膜厚３００ｎｍ堆積したものが好適であ
る。５ｉｎｘＮｙは通常のプラズマＣ：ＶＤ （プラズ
マ励起気相化学成長法）法で、反応ガスにモノシランＳ
ｉＨ４と窒素Ｎ２および亜酸化窒素Ｎ２０を用いること
により形成できる。
ョットキー電極１２は高耐熱性のタングステンシリサイ
ドをスパッタ法によって膜厚３００ｎｍに堆積したのち
、ホトレジストをマスクとしてフッ素系ガス（ＮＦ３．
ＣＦ４．ＳＦｓなど）を用いたドライエツチング法によ
り加工する。絶縁膜１３は、第３図（ｄ）の表面保護膜
１７のエツチングに対して選択性のあるもの、たとえば
屈折率ｎ＝１．７５の５ｉＯｘＮｙ（シリコンオキシナ
イトライド）を膜厚３００ｎｍ堆積したものが好適であ
る。５ｉｎｘＮｙは通常のプラズマＣ：ＶＤ （プラズ
マ励起気相化学成長法）法で、反応ガスにモノシランＳ
ｉＨ４と窒素Ｎ２および亜酸化窒素Ｎ２０を用いること
により形成できる。
通常の平行平板形プラズマＣＶＤ装置では、上記反応ガ
スノ流量比をＳｉＨ４：Ｎ２ ：Ｎ２０＝１５ ： ３
６ ： ２０とし、全圧力を５ｐａ、放電々力を１００
Ｗ（電極直径４０ｃｍ）とすれば屈折率１．７５のＳｉ
ＯｘＮｙ膜が形成される。次に第３図（ｂ） では、上
記Ｓ ｉ ＯＸ Ｎ ｙ膜をｃＨＦ３＋ＣＦ４ガスを用
いた異方性ドライエツチングによりエツチングし、側壁
１４を形成する０次に第３図（Ｃ）では、ホトレジスト
１５をマスクとして。
スノ流量比をＳｉＨ４：Ｎ２ ：Ｎ２０＝１５ ： ３
６ ： ２０とし、全圧力を５ｐａ、放電々力を１００
Ｗ（電極直径４０ｃｍ）とすれば屈折率１．７５のＳｉ
ＯｘＮｙ膜が形成される。次に第３図（ｂ） では、上
記Ｓ ｉ ＯＸ Ｎ ｙ膜をｃＨＦ３＋ＣＦ４ガスを用
いた異方性ドライエツチングによりエツチングし、側壁
１４を形成する０次に第３図（Ｃ）では、ホトレジスト
１５をマスクとして。
イオン打込み法により高濃度活性層１６を形成する。打
込みエネルギーは１５０ｋＶで、Ｓｉ＋イオンを３ Ｘ
１０ ”個／ｃ１１２打込む。次に第３図（ｄ）では
、常圧の気相化学成長法により膜厚３００ ｎｍの二酸
化硅素（Ｓｉｎ２）を堆積し、これを表面保護膜１７と
して、水素中８００℃。
込みエネルギーは１５０ｋＶで、Ｓｉ＋イオンを３ Ｘ
１０ ”個／ｃ１１２打込む。次に第３図（ｄ）では
、常圧の気相化学成長法により膜厚３００ ｎｍの二酸
化硅素（Ｓｉｎ２）を堆積し、これを表面保護膜１７と
して、水素中８００℃。
１５分間のアニールを行ない、前記高濃度層を活性化し
、ソース・ドレイン領域を形成する。次に第３図（ａ）
では、ホトレジストをマスクとして。
、ソース・ドレイン領域を形成する。次に第３図（ａ）
では、ホトレジストをマスクとして。
前記表面保護膜１７に開口部を用ける。この時前記高濃
度活性層の一部、および前記高濃度活性層とショットキ
ー接合電極の所定の部分の上部が連続してつながる少な
くとも１個の開口部を用ける。
度活性層の一部、および前記高濃度活性層とショットキ
ー接合電極の所定の部分の上部が連続してつながる少な
くとも１個の開口部を用ける。
第３図（ｅ）では開口部２０が高濃度活性層の上部のみ
、開口部１９から高濃度活性層１６とショットキー接合
電極１２の所定部の上部が連続してつながる開口部にな
っている。開口部１９．２０は、異方性のドライエツチ
ングと等方性のウェットエツチングを組み合わせて加工
する。すなわち、まず最初にＣＨＦ３と０２ＦＢガス流
量をそれぞれ１００ｃｃ／ｍｉｎ、６０ｃｃ／ｍｉｎと
し、全圧力８５Ｐａ、高周波放電々力３００Ｗ（電極直
径２０ｃｍ）のドライエツチング条件で、二酸化硅素Ｓ
ｉ○２からなる表面保護膜′１７を異方性エツチングに
より除去する。この時、側壁１４を残すために、ドライ
エツチング法のオーバエッチ量は２００〜１０００人程
度にするのが好ましい。次に緩衝フッ酸（水：フッ酸：
フッ化アンモニウム＝１：１：１２）により１表面保護
膜１７を等方的にエツチングし、５００λ〜３０００人
、好ましくは５００人〜１５００人のサイドエッチ加工
をする。このサイドエッチ加工する目的は、第３図（ｇ
）でオーミック電極２１を精度よくリフトオフするため
である。上記緩衝フッ酸による表面保護膜１７のエツチ
ング速度は約２５００λ／ｍｉｎであり、屈折率１．７
５のＳ ｉ Ｏｘ Ｎ ｙからなる側壁１４の上記緩衝
フッ酸によるエツチング速度は約２５０人／ ｍ ｉ
ｎで上記表面保護膜１７より１桁小さい。したがって表
面保護膜１７と緩衝フッ酸で５００人〜３０００人サイ
ドエツチングしても、側！１！、１４はほとんどエツチ
ングされず残る。次に第３図（ｆ）の工程に移る。ここ
では。
、開口部１９から高濃度活性層１６とショットキー接合
電極１２の所定部の上部が連続してつながる開口部にな
っている。開口部１９．２０は、異方性のドライエツチ
ングと等方性のウェットエツチングを組み合わせて加工
する。すなわち、まず最初にＣＨＦ３と０２ＦＢガス流
量をそれぞれ１００ｃｃ／ｍｉｎ、６０ｃｃ／ｍｉｎと
し、全圧力８５Ｐａ、高周波放電々力３００Ｗ（電極直
径２０ｃｍ）のドライエツチング条件で、二酸化硅素Ｓ
ｉ○２からなる表面保護膜′１７を異方性エツチングに
より除去する。この時、側壁１４を残すために、ドライ
エツチング法のオーバエッチ量は２００〜１０００人程
度にするのが好ましい。次に緩衝フッ酸（水：フッ酸：
フッ化アンモニウム＝１：１：１２）により１表面保護
膜１７を等方的にエツチングし、５００λ〜３０００人
、好ましくは５００人〜１５００人のサイドエッチ加工
をする。このサイドエッチ加工する目的は、第３図（ｇ
）でオーミック電極２１を精度よくリフトオフするため
である。上記緩衝フッ酸による表面保護膜１７のエツチ
ング速度は約２５００λ／ｍｉｎであり、屈折率１．７
５のＳ ｉ Ｏｘ Ｎ ｙからなる側壁１４の上記緩衝
フッ酸によるエツチング速度は約２５０人／ ｍ ｉ
ｎで上記表面保護膜１７より１桁小さい。したがって表
面保護膜１７と緩衝フッ酸で５００人〜３０００人サイ
ドエツチングしても、側！１！、１４はほとんどエツチ
ングされず残る。次に第３図（ｆ）の工程に移る。ここ
では。
工程第３図（ｅ）で開口部を設けたウェハー全面にＡｕ
Ｇｅ （６００λ）／Ｗ（１００λ）／Ｎ１（１００人
） ／Ａｕ （１５００Ａ）からなるオーミック電極２
１，２１’ を蒸着する。開口部１９゜２０に蒸着され
たオーミック電極２１と、ホトレジスト１８の上に蒸着
されたオーミック電極１２は、工程第３図（ｅ）で形成
した表面保護膜１７の開口部のサイドエツチングの効果
により完全に切断されている。次に上記オーミック電極
を蒸着したウェハーをレジスト剥離剤に浸清し、不要な
オーミック電極２１′をリフトオフにより除去する。こ
の後、窒素雰囲気中４００℃、３分間のアロイを行ない
、オーミック電極と高濃度活性層１６のオーミック接触
を完成させる。第３図（ｇ）にその結果を示す。以上の
工程により、必要な部分において、Ｇ ａ Ａ ｓ上に
形成されたショットキー接合電極とオーミック電極およ
び高濃度活性層が、従来のようなコンタクトホールや配
線金属を用いることなく直接々続される。また、この場
合、ショットキー接合金属の側面に設けられた側ＪＪ！
１４は、オーミック電極のショットキー接合金属への乗
り上げ部分に於けるスペーサとなり、オーミック電極の
断線を防止している。本実施例によれば、オーミック電
極と高濃度活性層およびショットキー接合金属が従来の
ようなコンタクトホールや配線層を用いることなく歩留
りよく接続され、必要な素子面積が低減されるという効
果がある。
Ｇｅ （６００λ）／Ｗ（１００λ）／Ｎ１（１００人
） ／Ａｕ （１５００Ａ）からなるオーミック電極２
１，２１’ を蒸着する。開口部１９゜２０に蒸着され
たオーミック電極２１と、ホトレジスト１８の上に蒸着
されたオーミック電極１２は、工程第３図（ｅ）で形成
した表面保護膜１７の開口部のサイドエツチングの効果
により完全に切断されている。次に上記オーミック電極
を蒸着したウェハーをレジスト剥離剤に浸清し、不要な
オーミック電極２１′をリフトオフにより除去する。こ
の後、窒素雰囲気中４００℃、３分間のアロイを行ない
、オーミック電極と高濃度活性層１６のオーミック接触
を完成させる。第３図（ｇ）にその結果を示す。以上の
工程により、必要な部分において、Ｇ ａ Ａ ｓ上に
形成されたショットキー接合電極とオーミック電極およ
び高濃度活性層が、従来のようなコンタクトホールや配
線金属を用いることなく直接々続される。また、この場
合、ショットキー接合金属の側面に設けられた側ＪＪ！
１４は、オーミック電極のショットキー接合金属への乗
り上げ部分に於けるスペーサとなり、オーミック電極の
断線を防止している。本実施例によれば、オーミック電
極と高濃度活性層およびショットキー接合金属が従来の
ようなコンタクトホールや配線層を用いることなく歩留
りよく接続され、必要な素子面積が低減されるという効
果がある。
実施例２゜
実施例の工程手順は実施例１で説明した第３図に示す工
程と同じであるが、ショットキー接合金属の側面に形成
される側！！１４が、窒化ホウ素ＢＮで形成されること
が異なる。窒化ホウ素膜は通常のＡｒ放電を用いたスパ
ッタリング法又は、８２Ｈ，ガスとＮ２あるいはＮＨ３
ガスを用いたプラズマ気相化学成長法で形成される。ま
た、第３図（ｂ）におけるＢＮ膜の側壁形成の異方性エ
ツチングは、ＣＦ４ガス流量１００ｃｅ ／ｍｉｎ 。
程と同じであるが、ショットキー接合金属の側面に形成
される側！！１４が、窒化ホウ素ＢＮで形成されること
が異なる。窒化ホウ素膜は通常のＡｒ放電を用いたスパ
ッタリング法又は、８２Ｈ，ガスとＮ２あるいはＮＨ３
ガスを用いたプラズマ気相化学成長法で形成される。ま
た、第３図（ｂ）におけるＢＮ膜の側壁形成の異方性エ
ツチングは、ＣＦ４ガス流量１００ｃｅ ／ｍｉｎ 。
圧力５ｐａ、高周波電力１００Ｗ（電極直径２０Ｃ■）
の条件で異方性ドライエツチングすることによって得ら
れる。上記スパッタリング法又はプラズマ気相化学成長
法で形成されたＢＮ膜は、緩衝フッ酸によるエツチング
速度が〜ｌＯ人／ｍｉｎ以下と極めて遅いため、表面保
護膜１７に、二酸化硅素（Ｓｉｎｓ）やＰＳＧ、ＢＰＳ
Ｇガラス、あるいは５ｉＯｘＮｙ（シリコンオキシナイ
トライド）を用いた時、ＢＮ膜で形成された側壁１４を
エツチングすることなく工程第３図（ｅ）におけるサイ
ドエツチングが容易に形成される０本実施例によれば、
側壁１４が会ったくエツチングされることなく残ってい
るため、オーミック電極とショットキー接合金属の接続
が乗り上げ部分で断線することなく歩留りよく形成され
る。
の条件で異方性ドライエツチングすることによって得ら
れる。上記スパッタリング法又はプラズマ気相化学成長
法で形成されたＢＮ膜は、緩衝フッ酸によるエツチング
速度が〜ｌＯ人／ｍｉｎ以下と極めて遅いため、表面保
護膜１７に、二酸化硅素（Ｓｉｎｓ）やＰＳＧ、ＢＰＳ
Ｇガラス、あるいは５ｉＯｘＮｙ（シリコンオキシナイ
トライド）を用いた時、ＢＮ膜で形成された側壁１４を
エツチングすることなく工程第３図（ｅ）におけるサイ
ドエツチングが容易に形成される０本実施例によれば、
側壁１４が会ったくエツチングされることなく残ってい
るため、オーミック電極とショットキー接合金属の接続
が乗り上げ部分で断線することなく歩留りよく形成され
る。
本発明によれば、化合物半導体上に形成されたショット
キー接合金属とオーミック電極が、コンタクトホールや
配線金属層を用いることなく１歩留りよく直接接続され
るため、素子面積が低減される。接続部分の素子面積は
コンタクトホールと配線金属を用いる場合に比べて半分
以下に低減できる。また、本発明によれば、ショットキ
ー接合金属に側壁が形成されているため、オーミック電
極のショットキー接合金属への乗り上げ部分がテーパ状
になっており断線の問題がなく歩留りよく接続される。
キー接合金属とオーミック電極が、コンタクトホールや
配線金属層を用いることなく１歩留りよく直接接続され
るため、素子面積が低減される。接続部分の素子面積は
コンタクトホールと配線金属を用いる場合に比べて半分
以下に低減できる。また、本発明によれば、ショットキ
ー接合金属に側壁が形成されているため、オーミック電
極のショットキー接合金属への乗り上げ部分がテーパ状
になっており断線の問題がなく歩留りよく接続される。
第１図は、本発明のオーミック電極とショットキー接合
金属を直接結合した素子の平面図、第２図は第１ＷＩの
ＡＡ’線断面図、第３［！Ｉは本発明の実施例１におけ
る製造工程を示す図である。 １．１’ 、１２・・・ショットキー接合金属、２．２
’、２”、２１・・・オーミック電極。 ３．３’ 、１６・・・高濃度活性層、４，１１・・・
能動層、５．１４・・・側壁、６，１７・・・表面保護
膜、１５．１８・・・ホトレジスト。
金属を直接結合した素子の平面図、第２図は第１ＷＩの
ＡＡ’線断面図、第３［！Ｉは本発明の実施例１におけ
る製造工程を示す図である。 １．１’ 、１２・・・ショットキー接合金属、２．２
’、２”、２１・・・オーミック電極。 ３．３’ 、１６・・・高濃度活性層、４，１１・・・
能動層、５．１４・・・側壁、６，１７・・・表面保護
膜、１５．１８・・・ホトレジスト。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に高耐熱金属からなるショットキ接合
電極を形成する工程と、前記シヨットキ接合電極の側面
に第１の絶縁膜からなる側壁を形成する工程と、前記シ
ヨットキ接合電極を除く前記半導体表面の一部分にＮ形
又はＰ形の活性層を形成する工程と、前記半導体基板の
全面に第２の絶縁膜を被着する工程と、前記第２の絶縁
膜を被着した前記半導体基板にホトレジストを塗布し、
前記Ｎ形またはＰ形活性層の所定の部分の上部と前記シ
ヨットキ接合電極の所定の部分の上部に連続してつなが
る前記ホトレジストの開口部を設ける工程と、前記ホト
レジストをマスクとして前記開口部に露出した前記第２
の絶縁膜を除去する工程と、前記半導体基板の全面に前
記Ｎ形またはＰ形活性層に対してオーミック接合するオ
ーミック電極材を被着する工程と、前記ホトレジストを
エッチング除去することにより前記オーミック電極の前
記開口部以外に被着した部分をリフトオフする工程と、
前記開口部に設けた前記オーミック電極をアロイして前
記Ｎ形またはＰ形活性層にオーミック接合させる工程と
からなることを特徴とする化合物半導体装置の製造方法
。 ２、前記第２の絶縁膜は、前記第１の絶縁膜に対して選
択的に等方性エッチングが可能な、少なくとも１種類の
材料で形成されている、特許請求の範囲第１項記載の化
合物半導体装置の製造方法。 ３、前記第１の絶縁膜は窒化硅素、または屈折率１．５
以上のシリコンオキシナイトライドの少なくとも一者か
らなり、前記第２の絶縁膜は二酸化硅素、ＰＳＧガラス
およびＢＰＳＧガラスの群から選ばれた少なくとも一者
からなる特許請求の範囲第１項記載の化合物半導体装置
の製造方法。 ４、前記第１の絶縁膜は窒化ホウ素からなり、前記第２
の絶縁膜はＰＳＧガラス、ＢＰＳＧガラス、シリコンオ
キシナイトライドおよび二酸化硅素の群から選ばれた少
なくとも一者からなる特許請求の範囲第１項記載の化合
物半導体装置の製造方法。 ５、前記第１の絶縁膜は二酸化硅素、窒化硅素、シリコ
ンオキシナイトライド、窒化ホウ素、ＰＳＧガラスおよ
びＢＰＳＧガラスの群から選ばれた少なくとも一者から
なり、前記第２の絶縁膜はと窒化アルミニウムからなる
特許請求の範囲第１項記載の化合物半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318541A JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
| DE3852623T DE3852623T2 (de) | 1987-12-18 | 1988-03-30 | Verfahren zur Herstellung von Schottky-Verbundhalbleiterbauelement. |
| EP88302843A EP0321065B1 (en) | 1987-12-18 | 1988-03-30 | Method of manufacture of Schottky compound semiconductor devices |
| CA000562920A CA1277779C (en) | 1987-12-18 | 1988-03-30 | Method for production of compound semiconductor devices |
| US07/175,704 US4902635A (en) | 1987-12-18 | 1988-03-31 | Method for production of compound semicondutor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318541A JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161773A true JPH01161773A (ja) | 1989-06-26 |
| JPH0332218B2 JPH0332218B2 (ja) | 1991-05-10 |
Family
ID=18100275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318541A Granted JPH01161773A (ja) | 1987-12-18 | 1987-12-18 | 化合物半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4902635A (ja) |
| EP (1) | EP0321065B1 (ja) |
| JP (1) | JPH01161773A (ja) |
| CA (1) | CA1277779C (ja) |
| DE (1) | DE3852623T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287532A (ja) * | 1988-09-22 | 1990-03-28 | Fujitsu Ltd | 電界効果トランジスタ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254483A (en) * | 1987-10-23 | 1993-10-19 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US5849630A (en) * | 1989-03-29 | 1998-12-15 | Vitesse Semiconductor Corporation | Process for forming ohmic contact for III-V semiconductor devices |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| US4981810A (en) * | 1990-02-16 | 1991-01-01 | Micron Technology, Inc. | Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers |
| EP0501275A3 (en) * | 1991-03-01 | 1992-11-19 | Motorola, Inc. | Method of making symmetrical and asymmetrical mesfets |
| US5217567A (en) * | 1992-02-27 | 1993-06-08 | International Business Machines Corporation | Selective etching process for boron nitride films |
| US5387548A (en) * | 1992-06-22 | 1995-02-07 | Motorola, Inc. | Method of forming an etched ohmic contact |
| US5384269A (en) * | 1992-12-09 | 1995-01-24 | Motorola, Inc. | Methods for making and using a shallow semiconductor junction |
| DE29501992U1 (de) * | 1995-02-08 | 1996-06-05 | Muellenberg Ralph | Spannsatz |
| US6090300A (en) * | 1998-05-26 | 2000-07-18 | Xerox Corporation | Ion-implantation assisted wet chemical etching of III-V nitrides and alloys |
| CN110556284B (zh) * | 2018-06-04 | 2022-08-19 | 厦门乾照光电股份有限公司 | 发光二极管的芯片的制造方法和溅射方法 |
| CN111755524B (zh) * | 2020-07-20 | 2022-06-07 | 西安电子科技大学 | 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法 |
Family Cites Families (19)
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|---|---|---|---|---|
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| US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
| US4201997A (en) * | 1978-04-21 | 1980-05-06 | Texas Instruments Incorporated | MESFET semiconductor device and method of making |
| US4253229A (en) * | 1978-04-27 | 1981-03-03 | Xerox Corporation | Self-aligned narrow gate MESFET process |
| JPS5681955A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
| JPS5760854A (en) * | 1980-09-30 | 1982-04-13 | Toshiba Corp | Wiring of semiconductor device |
| JPS5874084A (ja) * | 1981-10-29 | 1983-05-04 | Fujitsu Ltd | 半導体装置 |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6048509A (ja) * | 1983-08-24 | 1985-03-16 | Sanyo Electric Co Ltd | 誘導式電動車 |
| JPS6054480A (ja) * | 1983-09-05 | 1985-03-28 | Nec Corp | ガリウムヒ素ショットキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6057980A (ja) * | 1983-09-09 | 1985-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6156462A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | 電界効果型半導体装置及びその製造方法 |
| US4777517A (en) * | 1984-11-29 | 1988-10-11 | Fujitsu Limited | Compound semiconductor integrated circuit device |
| DE3516222A1 (de) * | 1985-05-06 | 1986-11-06 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit erhoehter oberflaechen-durchbruchsspannung |
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| EP0208795A1 (en) * | 1985-07-12 | 1987-01-21 | International Business Machines Corporation | Method of fabricating a self-aligned metal-semiconductor FET |
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-
1987
- 1987-12-18 JP JP62318541A patent/JPH01161773A/ja active Granted
-
1988
- 1988-03-30 CA CA000562920A patent/CA1277779C/en not_active Expired - Fee Related
- 1988-03-30 EP EP88302843A patent/EP0321065B1/en not_active Expired - Lifetime
- 1988-03-30 DE DE3852623T patent/DE3852623T2/de not_active Expired - Lifetime
- 1988-03-31 US US07/175,704 patent/US4902635A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287532A (ja) * | 1988-09-22 | 1990-03-28 | Fujitsu Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3852623D1 (de) | 1995-02-09 |
| CA1277779C (en) | 1990-12-11 |
| EP0321065A2 (en) | 1989-06-21 |
| EP0321065B1 (en) | 1994-12-28 |
| DE3852623T2 (de) | 1995-07-20 |
| EP0321065A3 (en) | 1991-02-13 |
| US4902635A (en) | 1990-02-20 |
| JPH0332218B2 (ja) | 1991-05-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |