JPS62195146A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子に用いる金属パターン形成方法に
係り、特に０．５　μｍ以下のパターンを容易に形成す
る方法に関する。高周波における低雑音・高出力電界効
果トランジスタ及び高速デジタル素子等に適用できるも
のである。

〔従来の技術〕

従来、絶縁膜の堆積を利用して半導体基板上にサブミク
ロンのパターンを形成した例としては。

”　Ｓ　ｉ　Ｎ多重堆積法によるサブミクロンパターン
形成″西井他；第４５回応用物理学会学術講演会予稿集
（Ｐ、５５Ｂ）がある。この従来法によれば次のように
してサブミクロンのパターンを形成している。

（１）基板上に第１のＳ　ｉ、　Ｎ膜を形成してｒ）ｓ
ｅｐ　−ＵＶ露光で第１の８３．　Ｎ膜にパターンを形
成する。

（２）第２のＳ　ｊ、　Ｎ膜をパターン形成した第１の
Ｓ　ｉＮ膜上に形成する。

（３）全面をリアクティブイオンエツチングする。

以上の方法によって、第１のＳ　ｉＮパターン側部に第
２のＳｉＮ膜を残すことにより、第１のＳｉＮパターン
を縮少し微細パターンを得ている。

〔発明が解決しようとする問題点〕

しかしながら、従来の方法を用いて精度よくパターン寸
法を決定するためには、第１の絶縁膜を垂直にエツチン
グすること、及び第２の絶縁膜をジエストエツチするこ
とが必須であり、工程が難しかった。また従来の方法を
電界効果トランジスタの製造に適用した場合、ゲート電
極をソース電極に寄せて自己整合的に形成することがで
きなかった。

また、従来、ドレイン耐圧を向上させるためにゲート電
極とドレイン電極とをオフセットさせる方法はホトリソ
技術の合せ精度で決めており、作業性も悪く、限界があ
った。

本発明の目的は、半導体素子等に用いるサブミクロンの
金属パターンを容易に再現性良く形成する方法を提供す
ることにある６ 本発明の目的は、電界効果トランジスタのサブミクロン
のゲート長を有するゲート電極を容易に再現性良くソー
ス電極側にオフセットして形成する方法を提供すること
にある。

〔問題点を解決するための手段〕

本発明の骨子は、エツチング速度選択比を有する２種類
以上の絶縁膜を用い、以下の事を基本として構成される
。

（１）半導体基板上に側壁部を有する第１の絶縁層を形
成する。

（２）第１の絶縁層上に第２の絶縁層を被着する。

（３）第２の絶縁層のうち、第１の絶縁層の側壁に被着
した部分を選択的にエツチング除去し、半導体基板に達
する溝を形成する。（従って、第２の絶縁層はエツチン
グ速度が第１および第３の絶縁層よりも速くなるように
その材料を選定する。） （４）上記溝に金属を埋め込む。

電界効果トランジスタを製造する場合には、能動層上に
上記溝をソース電極側にオフセットして形成し、該溝に
ゲート金属を埋め込めばよい。

〔作用〕

半導体基板に接する金属の寸法は、上記第２層絶縁膜の
膜厚によって制御される５ 〔実施例〕 実施例１ 本発明をＧ　ａ　Ａ　ｓ　Ｆ　Ｅ　Ｔの製造方法に適用
した場合を第１．（ａ）〜（ｊ）により説明する。

第１図（ａ、　）に示すように、絶縁性Ｇ　ａ　Ａ　ｓ
基板１上に濃度２　Ｘ　１０”／ｃｌ　、厚さ０．１５
　μｍのＧ　ａ　Ａ　ｓ能動層２を形成する。この形成
方法には、ＧａとＡｓをソースとするＭＢＥ法、或いは
Ａ　ｓ　ＨｓとＧ　ａ　　（ＣＨｓ）　ａをソースとし
たＭＯＣＶＤ法を用いる。次に第１図（ｂ）に示すよう
に、該能動層２上に０．４μｍ厚さの５ｉｓＮａ膜３を
スパッタ法により形成する。形成条件は、５ｉａＮａタ
ーゲツトを用ｂ”）、０　、２　ｍ　ｔｏｒｒＮｚ雰囲
気中、４００Ｗの印加電力である。この時の形成速度は
３００人／　ｍ　ｉ　ｎである。次に第１図（ｃ）に示
すように、ホトリソ工程とリフトオフ工程を用いて、Ａ
　ｕ　（３０００人）／Ｎ１（５００人）／ＡｕＧｅ（
５００人）真空蒸着法で被着し、ソース電極４とドレイ
ン電極５を４μｍの間隔をもって形成する。次に第１図
（ｄ）に示すように、ホトリソ工程を用いて該５ｉｓＮ
ａ膜３をドライエツチングし、該能動層２に達する幅１
．５　μｍの溝６を該ソース電極４と該ドレイン電極５
の間に形成する。ドライエツチングの条件は、６５０　
ｍ　ｔｏｒｒのＣＦ４ガスを用い３００Ｗの電力を印加
し、エツチング速度は８００人／　ｍ　ｊ、　ｎである
。次に第１図（ｅ）に示すように、０．２μｍ厚さの５
ｉＯｚ膜７をスパッタ法により全面に被着する。このス
パッタの条件は、５ｉＯｚターゲツトを用い、０　、２
　ｍ　ｔｏｒｒＡｒ雰囲気中で、４００Ｗの印加重力で
ある。また被着速度は５００人／ｍ　ｊｎである。次に
第１図（ｆ）に示すように、第１のホトレジスト膜９を
１μｍの厚さとなるようスピナーで塗布し、第１図中の
溝８を埋め平坦化する。次に第１項（ｇ）に示すように
、該第１のホトレジスト膜９をＲＩＥ法により全面エツ
チングし、該溝８内にのみ該第１のホトレジスト膜９を
残す。この時のＲＩＥの条件は、４０　ｍ　ｔｏｒｒｏ
ｚガスを用い５００Ｗの印加電力である。エツチング速
度は１０００人／ｍｉｎである。次に第１図（ｈ）に示
すように、ホトリソ工程を用いて該ソース電極４側の該
５ｉｓＮ４膜３の側壁に被着した該ＳｉＯｘ膜１３を含
む幅１μｍ以外の領域を厚さ１．５　μｍの第２のホト
レジスト膜１０で覆う。尚、ソース電極４側の５ｉＯｚ
膜７上には、ホトレジスト膜１０が形成されていなくて
も良い。次に、第１図（ｊ）に示すように、霧出した該
５ｉ０２膜１３を選択的にエツチングし、該能動層２に
達する溝１１を形成する。この時、エツチングにはＨＦ
　：　ＮＨ４Ｆ　＝　１：６の液を用いると、該第１の
レジスト膜９と第２のレジスト膜１０、及び該Ｓｉ、Ｎ
＋膜３に対する該５ｉ０２膜１３のエツチング選択比は
１０以上となる。また、Ｓ　ｚ　Ｏｘのエツチング速度
は１３００人／　ｍ　ｊ、　ｎである。次に第１図（ｊ
）に示すように、全面にＡｕ　（６０００人）／Ｍｏ（
５００人）／Ｔｉ（５００人）を真空蒸着法で被着した
後リフトオフしてゲート電極１２を形成する。この際第
１のレジスト膜９も同時に除去される。本実施例によれ
ば、ゲート電極長は第１図（ｅ）の行程で被着した５ｉ
Ｏｚ膜７の厚さで制御される。該５ｉＯｚ膜７の厚さが
０．２μｍのとき、該側壁に被着したＳ　１０２膜１３
の厚さは０．１５　μｍとなり、この結果有効なゲート
電極長は０．１５　μｍとなった。またゲート電極は自
己整合的にソース電極側にオフセットして形成できる。

実施例２ 本発明を用いれば、第２図（ａ）に示すようにＧ　ａ　
Ａ　ｓ基板上に垂直な側壁を有する厚さ０．４μｍの５
ｉｓＮ４膜３が被着している時に、該側壁に隣接してサ
ブミクロンの金属パターンを形成することができる。こ
の時は、第２図（ｂ）に示すように、該ＳｉＮ４膜３の
側壁から１．５μｍの間隔をおいてホトリソ工程を用い
てホトレジスト膜１４を形成する。該ホトレジスト膜１
４の厚さは該５ｉｓＮａ膜３とほぼ同じ厚さとした。こ
の時の断面形状は第１図（ｄ）と同等であるので、第１
図（ｅ）〜（ｊ）で述べた工程を加えることにより、第
２図（ｃ）の形状が得られた。尚、金属膜１２を形成す
る場合、先にホトレジスト膜９を除去した後、金属膜を
被着するようにして金属パターンを形成することも可能
である。さらに第２図（ｄ）に示すように、ＨＦ　：　
ＮＨ４Ｆ　＝１　：　６の液を用いて該ＳｉＯｘ膜７を
選択的にエツチングした後、該ホトレジスト膜１４をア
セトンで溶解除去し、５ｉａＮａ膜１４に隣接してサブ
ミクロンの金属パターン１２が形成できた。

実施例３ 本発明を用いれば、平坦なＧ　ａ　Ａ　ｓ基板上にサブ
ミクロンの金属パターンを形成することもできる。この
時は第３図（ａ）に示すように、垂直な側壁を有する幅
１１．５μｍの溝をホトレジスト膜１４に形成する。該
ホトレジスト膜１４の厚さは０．４μｍとする。この時
の断面形状は第１図（ｄ）と同等であるので、第１図（
ｅ）〜（ｊ）で述べた工程を加えることにより、第３図
（ｂ）の形状が得られた。さらに、第３図（ｃ）に示す
ように、ＨＦ　：　ＮＨ４Ｆ　＝１　：　６の液を用い
て該ＳｉＯｘ膜７を選択的にエツチングした後、該ホト
レジスト膜１４をアセトンで溶解除去し、平坦なＧ　ａ
　Ａ　ｓ基板上にサブミクロンの金属パターン１２が形
成できた。

本実施例では、Ｇ　ａ　Ａ、　ｓ基板を用いる場合につ
いて述べたが、本発明はＳ　ｉｔ　Ｉ　ｎ　Ｐ等地の半
導体基板を用いる場合にも適用できる。また、上記サブ
ミクロンパターン用の金属としては、Ａ　ｕ　７Ｍ　ｏ
　／　Ｔ　ｉの他に、蒸着またはスパッタ等により被着
できる、Ａ　ｕ　／　Ｐ　ｔ　／　Ｔ　ｉ　、　Ａ　Ｑ
　／　Ｔ　ｉ　、　Ａ　Ｑ等の他任意の金属が使用でき
る。

〔発明の効果〕

本発明によれば、特に０．５μｍ以下の金属パターンが
容易に形成できる。すなわち０．５μｍ以下のパターン
形成は通常の光を用いたりソグラフイ技術で可能となり
経済性にも優れている。

また、本発明を電動効果トランジスタの製造方法に適用
した場合、特に０．５μｍ以下のゲート電極を、ソース
側に寄せて自己整合的に形成できるので、高周波特性の
向上、ドレイン耐圧の増大が期待できる。すなわち、直
列抵抗は従来に比較し約１／２に軽減され、相互コンダ
クタンスｇ。

は１０％改善された。ドレイン耐圧も１．５倍改善され
、信頼度の高い電界効果トランジスタの製作が可能にな
った。

【図面の簡単な説明】

第１図は（ａ）〜（ｊ）、第２図（ａ）〜（ｄ）及び第
３図（ａ）〜（ｃ）はそれぞれ実施例の各主要段階にお
ける断面図である。 １・・・絶縁性Ｇ　ａ　Ａ　ｓ基板、２・・・Ｇ　ａ　
Ａ　ｓ能動層、３・・・Ｓｉ８Ｎ４膜、４・・・ソース
電極、５・・・ドレイン電極、６・・・溝、７・・・Ｓ
ｉＯ２膜、８・・・溝、９・・・第１のホトレジスト膜
、１０・・・第２のホトレジスト膜、１１・・・溝、１
２・・・ゲート電極（金属パターン）、１３・・・５ｉ
ｓＮａ膜側壁に被着した５ｉＯｚ膜、１４・・・ホトレ
ジスト膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に側壁部を有する第１の絶縁層を形成
   する工程、該側壁部により形成された段差を含む第１の
   絶縁層上に第１の絶縁層に対してエッチングに選択性を
   有する第２の絶縁層を形成する工程、該第２の絶縁層上
   に前記側壁部の第２の絶縁層を挟んで側壁との対向部を
   有し、かつ第２の絶縁層に対してエッチングに選択性を
   有する第３の絶縁層を形成する工程、該第３の絶縁層と
   前記側壁により挟まれた第２の絶縁層を選択的にエッチ
   ングにより除去する工程、該第２の絶縁層が除去された
   箇所に金属を被着する工程を有することを特徴とする半
   導体装置の製造方法。 ２、特許請求の範囲第１項において、前記第２の絶縁層
   は第１の絶縁層よりも厚さを薄くしたことを特徴とする
   半導体装置の製造方法。 ３、特許請求の範囲第１項又は第２項において、前記側
   壁部を有する第１の絶縁層を形成する工程は、前記基板
   に該第１の絶縁層を被着する工程と、該第１の絶縁層の
   一部を基板までエッチングする工程によりなることを特
   徴とする半導体装置の製造方法。 ４、特許請求の範囲第１項乃至第２項のいずれかにおい
   て、前記第１の絶縁層の側壁部は、該第１の絶縁層に溝
   を形成してなり、該溝に形成された２つ側壁のいずれか
   一方と第３の絶縁層に挟まれた第２の絶縁層をエッチン
   グにより除去することを特徴とする半導体装置の製造方
   法。 ５、特許請求の範囲第４項において、前記溝は、第３の
   絶縁層を形成する工程において平坦化されることを特徴
   とする半導体装置の製造方法。 ６、特許請求の範囲第１項乃至第５項のいずれかにおい
   て、前記側壁と第３の絶縁層の間の第２の絶縁層を除去
   する工程は、該側壁と第３の絶縁層により挟まれた領域
   の外側にホトレジスト膜をホトリソグラフィー法により
   形成する工程と、該ホトレジスト膜をマスクとして第２
   の絶縁層を選択的にエッチングする工程によりなること
   を特徴とする半導体装置の製造方法。 ７、特許請求の範囲第１項乃至第６項のいずれかにおい
   て、前記金属を被着した後該金属膜上にホトリソグラフ
   ィー法により所望のパターンに形成したホトレジスト膜
   をマスクとして該金属膜を所望の形状にエッチングする
   ことを特徴とする半導体装置の製造方法。 ８、特許請求の範囲第１項乃至第７項のいずれかにおい
   て、前記半導体装置は電界効果型トランジスタであり、
   前記金属は絶縁性基板上に形成された能動層上に位置す
   るゲート電極であることを特徴とする半導体装置の製造
   方法。 ９、特許請求の範囲第８項において、前記第１の絶縁層
   の段差部はソース電極側にオフセットされていることを
   特徴とする半導体装置の製造方法。