JPS6314478A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6314478A JPS6314478A JP15782586A JP15782586A JPS6314478A JP S6314478 A JPS6314478 A JP S6314478A JP 15782586 A JP15782586 A JP 15782586A JP 15782586 A JP15782586 A JP 15782586A JP S6314478 A JPS6314478 A JP S6314478A
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- Pending
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタの製造方法に係り、特
に微細なゲート電極を、ソース電極側にオフセットして
自己整合的に形成する方法に関する。
に微細なゲート電極を、ソース電極側にオフセットして
自己整合的に形成する方法に関する。
ゲート庖框ヲソース電橿に近接させて自己整合的に形成
する方法としては、従来ｒ ＧａＡｓ ＦＥＴブリンシ
プルズ＆テクノロジーＪ、ｐｐ２０４〜２０６、アーチ
クツ・ウス社、１９８２年刊、（−ＧａＡｓ ＦＥＴ
ＰＲＩＮＣＩＰＬＥＳ＆ＴＥＣＨＮＯＬＯＧＹ、’１
）Ｉ）２０４〜２０６． ＡＲＴＢＣＨＨＯＵ８Ｅ、
ＩＮＣ，。
する方法としては、従来ｒ ＧａＡｓ ＦＥＴブリンシ
プルズ＆テクノロジーＪ、ｐｐ２０４〜２０６、アーチ
クツ・ウス社、１９８２年刊、（−ＧａＡｓ ＦＥＴ
ＰＲＩＮＣＩＰＬＥＳ＆ＴＥＣＨＮＯＬＯＧＹ、’１
）Ｉ）２０４〜２０６． ＡＲＴＢＣＨＨＯＵ８Ｅ、
ＩＮＣ，。
１９８２）・に見られるものがあったが、該方法に従え
ば、ゲート電極寸法はホトリソグラフィーの技術水準で
決定されるので、ホトリソグラフィー技術でサブミクロ
ンゲートを形成することは困難であった。また、ゲー゛
ト電極はドレイン電極ても近接して形成されるので、ド
レイン耐圧が低く高出力素子の製造方法としては適さ々
かった。
ば、ゲート電極寸法はホトリソグラフィーの技術水準で
決定されるので、ホトリソグラフィー技術でサブミクロ
ンゲートを形成することは困難であった。また、ゲー゛
ト電極はドレイン電極ても近接して形成されるので、ド
レイン耐圧が低く高出力素子の製造方法としては適さ々
かった。
上記従来法に依れば、ゲート１榎の寸法はホトリソグラ
フィ工程の制限を受けるので、微細なゲ−上電極の形成
は容易でなかった。また、ゲート電極とドレイン１屡の
距離が小さいためドレイン耐圧が低く高出力トランジス
タの製造法としては採用できなかった。
フィ工程の制限を受けるので、微細なゲ−上電極の形成
は容易でなかった。また、ゲート電極とドレイン１屡の
距離が小さいためドレイン耐圧が低く高出力トランジス
タの製造法としては採用できなかった。
本発明の目的は、上記問題点を解決し、微細なケート電
極をソース電極側圧オフセットシテ自己整合的に形成す
る方法を提供するととである。
極をソース電極側圧オフセットシテ自己整合的に形成す
る方法を提供するととである。
上記目的は以下の技術手段を用いることにより達成され
る。
る。
（１）層間絶縁膜？２層構造にし、第２層絶縁膜のサイ
ドエツチング量でゲート長を制御する。
ドエツチング量でゲート長を制御する。
（２）ゲート電極の蒸着は、第１図（ｆ）中に示すよう
に一端がソース電極であるエツチング窓１０を通して行
なう。
に一端がソース電極であるエツチング窓１０を通して行
なう。
前記第一項の手段により、ゲート長の制御は０、３μｍ
から１μｍの範囲で容易に行なうことができ、サブミク
ロンのゲート形成が光リソグラフィーで形成できる。
から１μｍの範囲で容易に行なうことができ、サブミク
ロンのゲート形成が光リソグラフィーで形成できる。
前記第２項の手段により、ゲートを極はソース電ｆｉＫ
極めて近接させ、かつオフセットして自己整合的に形成
できる。
極めて近接させ、かつオフセットして自己整合的に形成
できる。
以下、本発明の一実施例を第１図を用いて説明する。本
発明ｋＧａＡｓｔ界効果トランジスタに適用した場合に
ついて、第１図ａ−ｇで説明する。
発明ｋＧａＡｓｔ界効果トランジスタに適用した場合に
ついて、第１図ａ−ｇで説明する。
第１図（ａ）に示すように半絶縁性ＧａＡｓ基板２にＳ
ｉイオン打ち込みを行ない、キャリア濃度２×１０１７
／ ｃｍ”、厚さ０．６μｍの能動層１を形成する。
ｉイオン打ち込みを行ない、キャリア濃度２×１０１７
／ ｃｍ”、厚さ０．６μｍの能動層１を形成する。
次に第１図（ｂ）に示すように、該能動層１の上に第１
層絶縁膜として厚さ０．３μｍのＳｉＮ膜３、第２層絶
縁膜として厚さ０．３μｍのＳ ｉ Ｏｔ膜４を形成す
る。該ＳｉＮ膜３の形成はプラズマＣＶＤ法で行ない、
組成ガスはＳｉＨ４とＮｅｔ ガス圧３００ｍＴｏ ｒ
ｒ、３５０Ｗである。該５ｉｎｓ膜３の形成にはスパ
ッタ法を用い、ターゲットはｓｔｏ、、Ａｒ圧！５ｍＴ
ｏｒｒ、４００Ｗである。次に第１図（Ｃ）に示すよう
に、ホトリソ工程を用いてソース電極及びドレイン電極
形成部の絶縁膜を垂直にエツチングする。エツチングに
は几ＩＥ（リアクティブ・イオン、エツチング）法を用
い、エツチングガスはＣｔ Ｆ ａ ＋ ＣＨＦ ｓ−
ガス圧３００ ｍＴｏｒｒ。
層絶縁膜として厚さ０．３μｍのＳｉＮ膜３、第２層絶
縁膜として厚さ０．３μｍのＳ ｉ Ｏｔ膜４を形成す
る。該ＳｉＮ膜３の形成はプラズマＣＶＤ法で行ない、
組成ガスはＳｉＨ４とＮｅｔ ガス圧３００ｍＴｏ ｒ
ｒ、３５０Ｗである。該５ｉｎｓ膜３の形成にはスパ
ッタ法を用い、ターゲットはｓｔｏ、、Ａｒ圧！５ｍＴ
ｏｒｒ、４００Ｗである。次に第１図（Ｃ）に示すよう
に、ホトリソ工程を用いてソース電極及びドレイン電極
形成部の絶縁膜を垂直にエツチングする。エツチングに
は几ＩＥ（リアクティブ・イオン、エツチング）法を用
い、エツチングガスはＣｔ Ｆ ａ ＋ ＣＨＦ ｓ−
ガス圧３００ ｍＴｏｒｒ。
３００Ｗである。続いて第２層５ｉＯｚ膜４ ｔ−０，
３μｍサトドエッチングする。エツチングにはＨＦ：Ｎ
Ｈ，Ｆ＝１：６を用いる。この時上記８ｉＮ膜３に対し
てエツチング速度比２０以上が得られるので％ Ｓ ｉ
Ｎ ａ ３はほとんどエツチングされない。次に第１
図（ｄ）に示すようにリフトオフ法を用いてソース電極
７とドレインｔｉ６（ｒ形成する。
３μｍサトドエッチングする。エツチングにはＨＦ：Ｎ
Ｈ，Ｆ＝１：６を用いる。この時上記８ｉＮ膜３に対し
てエツチング速度比２０以上が得られるので％ Ｓ ｉ
Ｎ ａ ３はほとんどエツチングされない。次に第１
図（ｄ）に示すようにリフトオフ法を用いてソース電極
７とドレインｔｉ６（ｒ形成する。
重連金属にはＡｕ （０，２μｍ）／Ｎ ｉ （０，０
５μｍ）／ＡｕＧｅ （０，Ｏｓμｍ） を用いる。次
に第１図（ｅ）に示すように、ソース電極７の端と上記
第２層絶縁膜４の端の間に露出した第１層絶縁膜３を含
む領域以外をホトレジスト膜８で覆う。次に第１図（ｆ
）に示すように、上記の露出した第１層絶縁膜３’ｋＣ
ＤＥ（ケミカルドライエツチング）法で選択的にエツチ
ングし、エツチング窓１（ｌ形成する。この時エツチン
グガスにＣＦ２ ＋Ｃｈ（４％”）を用いれば該第１層
絶縁膜３のエツチング速度比は第２層５ｉＯｚ膜４に対
し１０以上となる。続いて上記窓１０を通して能動層２
ｔ ０．４μｍウェットエツチングする。エツチング
液組成はＨｚＳＯａ ：Ｈｔ Ｏｘ ：ＨｚＯ＝１ ：
２０ ： ５００とする。次に第１図（−に示すよう
に、ゲート金属を蒸着した後リフトオフしてゲート電極
９を形成する。
５μｍ）／ＡｕＧｅ （０，Ｏｓμｍ） を用いる。次
に第１図（ｅ）に示すように、ソース電極７の端と上記
第２層絶縁膜４の端の間に露出した第１層絶縁膜３を含
む領域以外をホトレジスト膜８で覆う。次に第１図（ｆ
）に示すように、上記の露出した第１層絶縁膜３’ｋＣ
ＤＥ（ケミカルドライエツチング）法で選択的にエツチ
ングし、エツチング窓１（ｌ形成する。この時エツチン
グガスにＣＦ２ ＋Ｃｈ（４％”）を用いれば該第１層
絶縁膜３のエツチング速度比は第２層５ｉＯｚ膜４に対
し１０以上となる。続いて上記窓１０を通して能動層２
ｔ ０．４μｍウェットエツチングする。エツチング
液組成はＨｚＳＯａ ：Ｈｔ Ｏｘ ：ＨｚＯ＝１ ：
２０ ： ５００とする。次に第１図（−に示すよう
に、ゲート金属を蒸着した後リフトオフしてゲート電極
９を形成する。
ゲート金属にはｋｔ （０，３μｍ）／Ｔ ｉ （０，
０５μｍ）を用いる。
０５μｍ）を用いる。
本実施例によれば、ゲート長０．３μｍの電極がソース
電極側にオフセットして自己整合的に形成できた。この
結果、従来の方法に比べて相互コンダクタンスが約１．
５倍、ドレイン耐圧は２倍以上となった。
電極側にオフセットして自己整合的に形成できた。この
結果、従来の方法に比べて相互コンダクタンスが約１．
５倍、ドレイン耐圧は２倍以上となった。
本発明によれば、サブミクロンのゲート電極が従来の光
を用いたリソグラフィー技術で達成でき、かつゲート成
極をソース電極側にオフセットして自己整合的に形成で
きるので、素子特性が著しく向上する。その原因として
、ソース・ゲート間抵抗が従来と比較し１／１５程度小
さくなっている事による。
を用いたリソグラフィー技術で達成でき、かつゲート成
極をソース電極側にオフセットして自己整合的に形成で
きるので、素子特性が著しく向上する。その原因として
、ソース・ゲート間抵抗が従来と比較し１／１５程度小
さくなっている事による。
第１図（ａ）−（ｇ）は本発明の詳細な説明するために
その主要段階における状態を示す断面図である。 １・・・能動層、２・・・半絶縁性ＧａＡｓ基板、３・
・・ＳｉＮ膜、４・・・５ｉＯｚ膜、５，８・・・ホト
レジスト膜、６・・・ドレイン電極、７・・・ソース電
極、９・・・ゲート纂 ／［］
その主要段階における状態を示す断面図である。 １・・・能動層、２・・・半絶縁性ＧａＡｓ基板、３・
・・ＳｉＮ膜、４・・・５ｉＯｚ膜、５，８・・・ホト
レジスト膜、６・・・ドレイン電極、７・・・ソース電
極、９・・・ゲート纂 ／［］
Claims (1)
- １、能動層を有する半導体基板上にエッチング速度の異
なる２層の絶縁膜を被着する工程、ホトリソ工程を用い
てソース電極及びドレイン電極形成部の絶縁膜を除去す
る工程、第２層絶縁膜を所望の寸法だけ選択的にサイド
エツチングする工程、リフトオフ法によりソース電極お
よびドレイン電極を形成する工程、ソース電極端と第２
層絶縁膜端の間に露出した第１層絶縁膜を含む領域以外
をホトレジストで覆う工程、上記の露出した第１層絶縁
膜を選択的にエッチングしＧａＡｓに達する窓を形成す
る工程、該窓を通して所望の厚さだけ能動層をエッチン
グする工程、金属を蒸着した後ゲート電極を形成する工
程、を備えた電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15782586A JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15782586A JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314478A true JPS6314478A (ja) | 1988-01-21 |
Family
ID=15658138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15782586A Pending JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314478A (ja) |
-
1986
- 1986-07-07 JP JP15782586A patent/JPS6314478A/ja active Pending
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