JPS6314478A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6314478A JPS6314478A JP15782586A JP15782586A JPS6314478A JP S6314478 A JPS6314478 A JP S6314478A JP 15782586 A JP15782586 A JP 15782586A JP 15782586 A JP15782586 A JP 15782586A JP S6314478 A JPS6314478 A JP S6314478A
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Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタの製造方法に係り、特
に微細なゲート電極を、ソース電極側にオフセットして
自己整合的に形成する方法に関する。
に微細なゲート電極を、ソース電極側にオフセットして
自己整合的に形成する方法に関する。
ゲート庖框ヲソース電橿に近接させて自己整合的に形成
する方法としては、従来r GaAs FETブリンシ
プルズ&テクノロジーJ、pp204〜206、アーチ
クツ・ウス社、1982年刊、(−GaAs FET
PRINCIPLES&TECHNOLOGY、’1
)I)204〜206. ARTBCHHOU8E、
INC,。
する方法としては、従来r GaAs FETブリンシ
プルズ&テクノロジーJ、pp204〜206、アーチ
クツ・ウス社、1982年刊、(−GaAs FET
PRINCIPLES&TECHNOLOGY、’1
)I)204〜206. ARTBCHHOU8E、
INC,。
1982)・に見られるものがあったが、該方法に従え
ば、ゲート電極寸法はホトリソグラフィーの技術水準で
決定されるので、ホトリソグラフィー技術でサブミクロ
ンゲートを形成することは困難であった。また、ゲー゛
ト電極はドレイン電極ても近接して形成されるので、ド
レイン耐圧が低く高出力素子の製造方法としては適さ々
かった。
ば、ゲート電極寸法はホトリソグラフィーの技術水準で
決定されるので、ホトリソグラフィー技術でサブミクロ
ンゲートを形成することは困難であった。また、ゲー゛
ト電極はドレイン電極ても近接して形成されるので、ド
レイン耐圧が低く高出力素子の製造方法としては適さ々
かった。
上記従来法に依れば、ゲート1榎の寸法はホトリソグラ
フィ工程の制限を受けるので、微細なゲ−上電極の形成
は容易でなかった。また、ゲート電極とドレイン1屡の
距離が小さいためドレイン耐圧が低く高出力トランジス
タの製造法としては採用できなかった。
フィ工程の制限を受けるので、微細なゲ−上電極の形成
は容易でなかった。また、ゲート電極とドレイン1屡の
距離が小さいためドレイン耐圧が低く高出力トランジス
タの製造法としては採用できなかった。
本発明の目的は、上記問題点を解決し、微細なケート電
極をソース電極側圧オフセットシテ自己整合的に形成す
る方法を提供するととである。
極をソース電極側圧オフセットシテ自己整合的に形成す
る方法を提供するととである。
上記目的は以下の技術手段を用いることにより達成され
る。
る。
(1)層間絶縁膜?2層構造にし、第2層絶縁膜のサイ
ドエツチング量でゲート長を制御する。
ドエツチング量でゲート長を制御する。
(2)ゲート電極の蒸着は、第1図(f)中に示すよう
に一端がソース電極であるエツチング窓10を通して行
なう。
に一端がソース電極であるエツチング窓10を通して行
なう。
前記第一項の手段により、ゲート長の制御は0、3μm
から1μmの範囲で容易に行なうことができ、サブミク
ロンのゲート形成が光リソグラフィーで形成できる。
から1μmの範囲で容易に行なうことができ、サブミク
ロンのゲート形成が光リソグラフィーで形成できる。
前記第2項の手段により、ゲートを極はソース電fiK
極めて近接させ、かつオフセットして自己整合的に形成
できる。
極めて近接させ、かつオフセットして自己整合的に形成
できる。
以下、本発明の一実施例を第1図を用いて説明する。本
発明kGaAst界効果トランジスタに適用した場合に
ついて、第1図a−gで説明する。
発明kGaAst界効果トランジスタに適用した場合に
ついて、第1図a−gで説明する。
第1図(a)に示すように半絶縁性GaAs基板2にS
iイオン打ち込みを行ない、キャリア濃度2×1017
/ cm”、厚さ0.6μmの能動層1を形成する。
iイオン打ち込みを行ない、キャリア濃度2×1017
/ cm”、厚さ0.6μmの能動層1を形成する。
次に第1図(b)に示すように、該能動層1の上に第1
層絶縁膜として厚さ0.3μmのSiN膜3、第2層絶
縁膜として厚さ0.3μmのS i Ot膜4を形成す
る。該SiN膜3の形成はプラズマCVD法で行ない、
組成ガスはSiH4とNet ガス圧300mTo r
r、350Wである。該5ins膜3の形成にはスパ
ッタ法を用い、ターゲットはsto、、Ar圧!5mT
orr、400Wである。次に第1図(C)に示すよう
に、ホトリソ工程を用いてソース電極及びドレイン電極
形成部の絶縁膜を垂直にエツチングする。エツチングに
は几IE(リアクティブ・イオン、エツチング)法を用
い、エツチングガスはCt F a + CHF s−
ガス圧300 mTorr。
層絶縁膜として厚さ0.3μmのSiN膜3、第2層絶
縁膜として厚さ0.3μmのS i Ot膜4を形成す
る。該SiN膜3の形成はプラズマCVD法で行ない、
組成ガスはSiH4とNet ガス圧300mTo r
r、350Wである。該5ins膜3の形成にはスパ
ッタ法を用い、ターゲットはsto、、Ar圧!5mT
orr、400Wである。次に第1図(C)に示すよう
に、ホトリソ工程を用いてソース電極及びドレイン電極
形成部の絶縁膜を垂直にエツチングする。エツチングに
は几IE(リアクティブ・イオン、エツチング)法を用
い、エツチングガスはCt F a + CHF s−
ガス圧300 mTorr。
300Wである。続いて第2層5iOz膜4 t−0,
3μmサトドエッチングする。エツチングにはHF:N
H,F=1:6を用いる。この時上記8iN膜3に対し
てエツチング速度比20以上が得られるので% S i
N a 3はほとんどエツチングされない。次に第1
図(d)に示すようにリフトオフ法を用いてソース電極
7とドレインti6(r形成する。
3μmサトドエッチングする。エツチングにはHF:N
H,F=1:6を用いる。この時上記8iN膜3に対し
てエツチング速度比20以上が得られるので% S i
N a 3はほとんどエツチングされない。次に第1
図(d)に示すようにリフトオフ法を用いてソース電極
7とドレインti6(r形成する。
重連金属にはAu (0,2μm)/N i (0,0
5μm)/AuGe (0,Osμm) を用いる。次
に第1図(e)に示すように、ソース電極7の端と上記
第2層絶縁膜4の端の間に露出した第1層絶縁膜3を含
む領域以外をホトレジスト膜8で覆う。次に第1図(f
)に示すように、上記の露出した第1層絶縁膜3’kC
DE(ケミカルドライエツチング)法で選択的にエツチ
ングし、エツチング窓1(l形成する。この時エツチン
グガスにCF2 +Ch(4%”)を用いれば該第1層
絶縁膜3のエツチング速度比は第2層5iOz膜4に対
し10以上となる。続いて上記窓10を通して能動層2
t 0.4μmウェットエツチングする。エツチング
液組成はHzSOa :Ht Ox :HzO=1 :
20 : 500とする。次に第1図(−に示すよう
に、ゲート金属を蒸着した後リフトオフしてゲート電極
9を形成する。
5μm)/AuGe (0,Osμm) を用いる。次
に第1図(e)に示すように、ソース電極7の端と上記
第2層絶縁膜4の端の間に露出した第1層絶縁膜3を含
む領域以外をホトレジスト膜8で覆う。次に第1図(f
)に示すように、上記の露出した第1層絶縁膜3’kC
DE(ケミカルドライエツチング)法で選択的にエツチ
ングし、エツチング窓1(l形成する。この時エツチン
グガスにCF2 +Ch(4%”)を用いれば該第1層
絶縁膜3のエツチング速度比は第2層5iOz膜4に対
し10以上となる。続いて上記窓10を通して能動層2
t 0.4μmウェットエツチングする。エツチング
液組成はHzSOa :Ht Ox :HzO=1 :
20 : 500とする。次に第1図(−に示すよう
に、ゲート金属を蒸着した後リフトオフしてゲート電極
9を形成する。
ゲート金属にはkt (0,3μm)/T i (0,
05μm)を用いる。
05μm)を用いる。
本実施例によれば、ゲート長0.3μmの電極がソース
電極側にオフセットして自己整合的に形成できた。この
結果、従来の方法に比べて相互コンダクタンスが約1.
5倍、ドレイン耐圧は2倍以上となった。
電極側にオフセットして自己整合的に形成できた。この
結果、従来の方法に比べて相互コンダクタンスが約1.
5倍、ドレイン耐圧は2倍以上となった。
本発明によれば、サブミクロンのゲート電極が従来の光
を用いたリソグラフィー技術で達成でき、かつゲート成
極をソース電極側にオフセットして自己整合的に形成で
きるので、素子特性が著しく向上する。その原因として
、ソース・ゲート間抵抗が従来と比較し1/15程度小
さくなっている事による。
を用いたリソグラフィー技術で達成でき、かつゲート成
極をソース電極側にオフセットして自己整合的に形成で
きるので、素子特性が著しく向上する。その原因として
、ソース・ゲート間抵抗が従来と比較し1/15程度小
さくなっている事による。
第1図(a)−(g)は本発明の詳細な説明するために
その主要段階における状態を示す断面図である。 1・・・能動層、2・・・半絶縁性GaAs基板、3・
・・SiN膜、4・・・5iOz膜、5,8・・・ホト
レジスト膜、6・・・ドレイン電極、7・・・ソース電
極、9・・・ゲート纂 /[]
その主要段階における状態を示す断面図である。 1・・・能動層、2・・・半絶縁性GaAs基板、3・
・・SiN膜、4・・・5iOz膜、5,8・・・ホト
レジスト膜、6・・・ドレイン電極、7・・・ソース電
極、9・・・ゲート纂 /[]
Claims (1)
- 1、能動層を有する半導体基板上にエッチング速度の異
なる2層の絶縁膜を被着する工程、ホトリソ工程を用い
てソース電極及びドレイン電極形成部の絶縁膜を除去す
る工程、第2層絶縁膜を所望の寸法だけ選択的にサイド
エツチングする工程、リフトオフ法によりソース電極お
よびドレイン電極を形成する工程、ソース電極端と第2
層絶縁膜端の間に露出した第1層絶縁膜を含む領域以外
をホトレジストで覆う工程、上記の露出した第1層絶縁
膜を選択的にエッチングしGaAsに達する窓を形成す
る工程、該窓を通して所望の厚さだけ能動層をエッチン
グする工程、金属を蒸着した後ゲート電極を形成する工
程、を備えた電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15782586A JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15782586A JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6314478A true JPS6314478A (ja) | 1988-01-21 |
Family
ID=15658138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15782586A Pending JPS6314478A (ja) | 1986-07-07 | 1986-07-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6314478A (ja) |
-
1986
- 1986-07-07 JP JP15782586A patent/JPS6314478A/ja active Pending
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