JPS617668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS617668A JPS617668A JP12860384A JP12860384A JPS617668A JP S617668 A JPS617668 A JP S617668A JP 12860384 A JP12860384 A JP 12860384A JP 12860384 A JP12860384 A JP 12860384A JP S617668 A JPS617668 A JP S617668A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 14
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 125000006850 spacer group Chemical group 0.000 abstract description 8
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 230000008020 evaporation Effects 0.000 abstract description 3
- 238000001704 evaporation Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000003486 chemical etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果型半導体装置の製造方法に関し、特に
化合物半導体を基板とする活性層の表面保護に関するも
のである。
化合物半導体を基板とする活性層の表面保護に関するも
のである。
化合物半導体の中でもＧａＡｓ半導体はＳｔに比べ５〜
６倍の電子移動度を有しその高速性に大きな特徴があり
集積回路（ＩＣ）にも応用されている。ＧａＡｓ Ｉ
Ｃの基本素子には通審、ショットキーゲート型電界効果
トランジスタが使用されている。
６倍の電子移動度を有しその高速性に大きな特徴があり
集積回路（ＩＣ）にも応用されている。ＧａＡｓ Ｉ
Ｃの基本素子には通審、ショットキーゲート型電界効果
トランジスタが使用されている。
半絶縁性ＧａＡｓ基板上にイオン注入を行い、活性化す
ることによって、素子形成領域をつくり、その後ゲート
電極を形成し、該基板上にＣＶＤ法でＳ ｉ ０２ 層
を形成し、更にホトレジストをスピンコードしてソース
・ドレイン電極のパターン形成を行い、Ｓ ｉ ０２を
ケミカル・エツチングで処理し、次に、ソース・ドレイ
ン電極の金属を蒸着し、ホトレジストをリフトオフして
オーミック接触にするために熱処理を施す方法である。
ることによって、素子形成領域をつくり、その後ゲート
電極を形成し、該基板上にＣＶＤ法でＳ ｉ ０２ 層
を形成し、更にホトレジストをスピンコードしてソース
・ドレイン電極のパターン形成を行い、Ｓ ｉ ０２を
ケミカル・エツチングで処理し、次に、ソース・ドレイ
ン電極の金属を蒸着し、ホトレジストをリフトオフして
オーミック接触にするために熱処理を施す方法である。
第７図参照。
上記ソース・ドレイン電極形成過程において、スペーサ
であるＳｉＯ２７をケミカルエツチングすると、パター
ン形成されたホトレジスト８より内側へ腐食されるので
電極金属９を蒸着するとソース電極及びドレイン電極の
両端からスペーサ５ｉ０２の食刻された端までの間隔だ
け基板のＧａＡｓ表面１が露出する。
であるＳｉＯ２７をケミカルエツチングすると、パター
ン形成されたホトレジスト８より内側へ腐食されるので
電極金属９を蒸着するとソース電極及びドレイン電極の
両端からスペーサ５ｉ０２の食刻された端までの間隔だ
け基板のＧａＡｓ表面１が露出する。
この状態でオーミック接触させるための熱処理を２分間
４５０℃で行うと、ＧａＡｓ基板の露出表面が熱により
酸化されて損傷を受け、溝状１０のように削られてしま
う。
４５０℃で行うと、ＧａＡｓ基板の露出表面が熱により
酸化されて損傷を受け、溝状１０のように削られてしま
う。
この結果活性層を流れる電流がそれだけ減少して特性が
おちる、という欠点がある。
おちる、という欠点がある。
なお、スペーサである絶縁膜を５ｉ０２を異方性エツチ
ングした場合においては、レジストとの選択比が悪く、
レジストが薄くなってしまうために金属を蒸着した時に
レジスト上に堆積した金属と電極となる金属がつながっ
てしまい、リフトオフが困難になるという欠点がある。
ングした場合においては、レジストとの選択比が悪く、
レジストが薄くなってしまうために金属を蒸着した時に
レジスト上に堆積した金属と電極となる金属がつながっ
てしまい、リフトオフが困難になるという欠点がある。
〔問題点を解決するための手段〕
本発明は上記問題点を解消した半導体製造方法を提供す
るものでその手段は、化合物半導体の活性層にゲート電
極とソース及びドレイン電極とを備えた電界効果半導体
装置を製造するにあたり、半導体基板表面をエツチング
速度が相対的に小さい絶縁膜とエツチング速度が相対的
に大きい絶縁膜とを順次被覆し、ソース及びドレイン電
極コンタクト部分にレジストで窓あけすることにより、
該上層の絶縁膜をサイドエツチングし、次いで異方性エ
ツチングにより該レジストの開口端で定まる開口を該下
層の絶縁膜に設け、この後電極材料を蒸着することによ
りコンタクト部周囲の前者絶縁膜に重なるソース及びド
レイン電極を形成することを特徴とする半導体装置の製
造方法によってなされる。
るものでその手段は、化合物半導体の活性層にゲート電
極とソース及びドレイン電極とを備えた電界効果半導体
装置を製造するにあたり、半導体基板表面をエツチング
速度が相対的に小さい絶縁膜とエツチング速度が相対的
に大きい絶縁膜とを順次被覆し、ソース及びドレイン電
極コンタクト部分にレジストで窓あけすることにより、
該上層の絶縁膜をサイドエツチングし、次いで異方性エ
ツチングにより該レジストの開口端で定まる開口を該下
層の絶縁膜に設け、この後電極材料を蒸着することによ
りコンタクト部周囲の前者絶縁膜に重なるソース及びド
レイン電極を形成することを特徴とする半導体装置の製
造方法によってなされる。
半絶縁性基板上ＧａＡｓ上に熱処理を行っても基板に変
化をおこさせない信頼度の高い絶縁膜を堆積し、ソース
電極２及びドレイン電極の各々の両端を絶縁膜にかぶせ
ることにより熱処理で生じる基板の変質を防ぐものであ
る。
化をおこさせない信頼度の高い絶縁膜を堆積し、ソース
電極２及びドレイン電極の各々の両端を絶縁膜にかぶせ
ることにより熱処理で生じる基板の変質を防ぐものであ
る。
以下に本発明の一実施例の各工程における断面図を示す
。なお、符号は企図を通じて同一部分には同一符号を付
して示した。
。なお、符号は企図を通じて同一部分には同一符号を付
して示した。
第１図参照。
半絶縁性ＧａＡｓ基板１上にホトレジスト２で活性領域
パターンを形成する。そして該ホトレジストをマスクに
前記半絶縁性ＧａＡｓ基板全面にＳｉイオンを注入する
。
パターンを形成する。そして該ホトレジストをマスクに
前記半絶縁性ＧａＡｓ基板全面にＳｉイオンを注入する
。
第２図参照。
該ＧａＡｓ基板上に耐熱性のあるＷＳｉ層を形成し、露
光及びエツチングを行ってショットキバリヤ接触のゲー
ト３．を形成する。
光及びエツチングを行ってショットキバリヤ接触のゲー
ト３．を形成する。
ゲート電極形成後、基板全面に５ｉ０２４とホトレジス
ト５を形成し、素子形成領域上にあるホトレジストを除
去し該ゲートをマスクとして、Ｓｉイオンを注入し該レ
ジスト５を除去し、活性化して高濃度層を形成する。
ト５を形成し、素子形成領域上にあるホトレジストを除
去し該ゲートをマスクとして、Ｓｉイオンを注入し該レ
ジスト５を除去し、活性化して高濃度層を形成する。
その後、使用済みの該５ｉ０２４を除去する。
第３図参照。
基板全面上にプラズマＣＶ Ｄ （Ｐｌａｓｍａ Ｃｈ
ｅｍｉｃ−ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｕｔｉｏｎ
）法で絶縁膜Ｓ４＞ Ｎｖ ６４１０００人形成し、
ｓ＝ａ Ｎｖ層上にＣＶＤ法で５ｉ０ｚ７を５０００人
形成して、スペーサを二層にする。
ｅｍｉｃ−ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｕｔｉｏｎ
）法で絶縁膜Ｓ４＞ Ｎｖ ６４１０００人形成し、
ｓ＝ａ Ｎｖ層上にＣＶＤ法で５ｉ０ｚ７を５０００人
形成して、スペーサを二層にする。
第４図参照。
５ｉＯ２ｒｆｉ上にホトレジスト８をスピンコードし、
ソース電極及びドレイン電極用のパターンを形成する。
ソース電極及びドレイン電極用のパターンを形成する。
次に、該絶縁膜３ｉ０ｚをバッファ作用のある溶液ＨＦ
：ＮＨ４Ｆ＝１ ： １０で３分間ケミカルエツチング
を施してオーバハング構造とする。該Ｓｊａ Ｎｙ は
該ホトレジストを用いてＣＦ。
：ＮＨ４Ｆ＝１ ： １０で３分間ケミカルエツチング
を施してオーバハング構造とする。該Ｓｊａ Ｎｙ は
該ホトレジストを用いてＣＦ。
１０２ で１分間異方性のドライエツチングする。
第５図参照。
ソース、ドレイン電極金属ＡｕＧｅ／Ａｕ９を２００人
／４０００人の厚さで入り込みの強い蒸着方式例えばプ
ラネタリ一方式で蒸着する。このときソース及びドレイ
ン電極のＡｕＧｅ／Ａｕ９ ′とＳ、ｊ３ＮＫ との重
りは０．３〜０．５μｍになる。
／４０００人の厚さで入り込みの強い蒸着方式例えばプ
ラネタリ一方式で蒸着する。このときソース及びドレイ
ン電極のＡｕＧｅ／Ａｕ９ ′とＳ、ｊ３ＮＫ との重
りは０．３〜０．５μｍになる。
第６図参照。
該ホトレジストをリフトオフし、４５０℃で２分間電極
をアロイする。
をアロイする。
以上、本発明の一実施例について述べたがソース電極、
トレイン電極の両端を伸ばすことによって、ＧａＡｓ基
板の露出表面を熱変化より保護することができる。
トレイン電極の両端を伸ばすことによって、ＧａＡｓ基
板の露出表面を熱変化より保護することができる。
なお、本発明で絶縁膜（上部スペーサ、下部スペーサ）
に（Ｓ ｉ ０２ 、 ５ｔ２Ｎ４／）を使用したが、
Ｓ４３ Ｎｇ ）でもよくその際の上部スペーサのケミ
カルエツチングではリン酸を使用すると良い。
に（Ｓ ｉ ０２ 、 ５ｔ２Ｎ４／）を使用したが、
Ｓ４３ Ｎｇ ）でもよくその際の上部スペーサのケミ
カルエツチングではリン酸を使用すると良い。
要は、二層以上の絶縁膜の積層構造を作りサイドエツチ
ングができるものであればよい。勿論。
ングができるものであればよい。勿論。
素子特性を阻害する高温を茎の絶縁膜被着に要するもの
であってはならない。
であってはならない。
ＧａＡｓ基板上に信頼度の高い絶縁膜を形成し、電極金
属を該絶縁膜に重なるように形成することで該基板の表
面を覆って熱処理時にＡｓ蒸発及びＧａの酸化を防いで
基板を保護できる。
属を該絶縁膜に重なるように形成することで該基板の表
面を覆って熱処理時にＡｓ蒸発及びＧａの酸化を防いで
基板を保護できる。
第１図〜第６図は本発明の一実施例の各工程での基板断
面図を表す。第７図は従来法による基板断面図である。 図中１は半絶縁性基板ＧａＡｓ、２．５．８はホトレジ
スト、３はゲート電極ＷＳｉ、４．７は絶縁膜５ｉ０２
，６は絶縁膜ｓ＝、 Ｎｑ、 ９は電極金属ＡｕＣ，
ｅ／Ａｕ、９’はソースあるいはドレイン電極、１０は
ＧａＡｓ基板の損傷部をそれぞれ示す。 第３図 第 ４ 図 第５図
面図を表す。第７図は従来法による基板断面図である。 図中１は半絶縁性基板ＧａＡｓ、２．５．８はホトレジ
スト、３はゲート電極ＷＳｉ、４．７は絶縁膜５ｉ０２
，６は絶縁膜ｓ＝、 Ｎｑ、 ９は電極金属ＡｕＣ，
ｅ／Ａｕ、９’はソースあるいはドレイン電極、１０は
ＧａＡｓ基板の損傷部をそれぞれ示す。 第３図 第 ４ 図 第５図
Claims (1)
- 化合物半導体の活性層にゲート電極とソース及びドレイ
ン電極とを備えた電解効果半導体装置を製造するにあた
り、半導体基板表面をエッチング速度が相対的に小さい
絶縁膜とエッチング速度が相対的に大きい絶縁膜とを順
次被覆し、ソース及びドレイン電極コンタクト部分にレ
ジストで窓あけすることにより該上層の絶縁膜をサイド
エッチングし、次いで異方性エッチングにより該レジス
トの開口端で定まる開口を該下層の絶縁膜に設け、この
後電極材料を蒸着することによりコンタクト部周囲の前
者絶縁膜に重なるソース及びドレイン電極を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860384A JPS617668A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860384A JPS617668A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617668A true JPS617668A (ja) | 1986-01-14 |
Family
ID=14988854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12860384A Pending JPS617668A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168068A (ja) * | 1987-12-23 | 1989-07-03 | Fujitsu Ltd | 半導体素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100482A (en) * | 1980-01-14 | 1981-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of fet |
| JPS5882524A (ja) * | 1981-11-11 | 1983-05-18 | Nec Corp | 半導体素子の製造方法 |
-
1984
- 1984-06-22 JP JP12860384A patent/JPS617668A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100482A (en) * | 1980-01-14 | 1981-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of fet |
| JPS5882524A (ja) * | 1981-11-11 | 1983-05-18 | Nec Corp | 半導体素子の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168068A (ja) * | 1987-12-23 | 1989-07-03 | Fujitsu Ltd | 半導体素子の製造方法 |
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