JPS5882524A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS5882524A JPS5882524A JP18048781A JP18048781A JPS5882524A JP S5882524 A JPS5882524 A JP S5882524A JP 18048781 A JP18048781 A JP 18048781A JP 18048781 A JP18048781 A JP 18048781A JP S5882524 A JPS5882524 A JP S5882524A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- resist
- window
- mask
- positioning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 20
- 239000010409 thin film Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 abstract 3
- 239000000126 substance Substances 0.000 abstract 2
- 230000008021 deposition Effects 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子の製造法に関し、特に導電体層の微
細加工法に関するものである。
細加工法に関するものである。
半導体素子が高周波化、高集積化するのに伴って、電極
や配線等のパターンの微細化が必要となって−る。その
上で、形成されるパターンとノ（ターンの相対的な位置
を精度よく決定することが重壁である。半導体素子の開
運にお―てｔｉ＊：”オドレジストを露光、現像して所
望の形状に加工したＬこのフォトレジストをマスクとし
て誘電体薄膜、金属、半導体結晶等を半導体基板の狭面
に形成し、これをエツチングやり７トオ７等の技法を用
いて所望の形状に加工する方法がとられている。
や配線等のパターンの微細化が必要となって−る。その
上で、形成されるパターンとノ（ターンの相対的な位置
を精度よく決定することが重壁である。半導体素子の開
運にお―てｔｉ＊：”オドレジストを露光、現像して所
望の形状に加工したＬこのフォトレジストをマスクとし
て誘電体薄膜、金属、半導体結晶等を半導体基板の狭面
に形成し、これをエツチングやり７トオ７等の技法を用
いて所望の形状に加工する方法がとられている。
この方法では、フォトレジストのｍ像の際フォトレジス
トを所望の形状に加工するために用いられるガラスマス
クに描かれたパターンと、ウエノ１−上のパターンとの
相対的な位置を合わせる作業（以下、目合わせという）
が必要である。しかしながらこの相対的な位置を精度よ
く目合わせすることは非常に難かしく又作業時間４畏〈
かかつていた。
トを所望の形状に加工するために用いられるガラスマス
クに描かれたパターンと、ウエノ１−上のパターンとの
相対的な位置を合わせる作業（以下、目合わせという）
が必要である。しかしながらこの相対的な位置を精度よ
く目合わせすることは非常に難かしく又作業時間４畏〈
かかつていた。
従来の半導体素子製造においては、第１図に示すように
誘電体薄膜２を通して半導体結晶１に接触する２種類の
金［３と４が狭い間隔でストライプ状に並んでいるとい
う構造を作成する場合がある。従来このような構造に加
工する場合、以下に示すような工程にそって作業がなさ
れていた。この様子を第２図（ａ）〜（ｇ）の各工程で
の断面図を用いて説明する。。
誘電体薄膜２を通して半導体結晶１に接触する２種類の
金［３と４が狭い間隔でストライプ状に並んでいるとい
う構造を作成する場合がある。従来このような構造に加
工する場合、以下に示すような工程にそって作業がなさ
れていた。この様子を第２図（ａ）〜（ｇ）の各工程で
の断面図を用いて説明する。。
半導体結晶５上の誘電体薄膜６に所望の窓７をあける第
１の工程（第２図−”Ｌ半導体結晶５の全面に金属８を
蒸着する第２の工程（第２図−ｂ）％第１の工程で明け
た窓を含み少くともそれより広い範囲を榎うような状態
に７オトレジスト９を加工する第３の工程（第２図−Ｃ
）％フォトレジスト９をマスクとして用いエツチングに
より金属８を除去しパターニングする第４の工程（第２
図−ｄ）、次の金属を所望の形状に形成するためのフォ
トレジスト１０を加工する第５の工程（第２図−ｅ）、
新たなフォトレジスト１０を用いエツチングによシ誘電
体薄膜６をエツチング除去する第６の工１ｉ（第２図−
ｆ）、このフォトレジストＩＣがついた状態で次の金属
１１を蒸着しフォトレジストと共に７オトレジスト上の
金属を除去して所望のパターンに加工する第７の工程（
第２図−ｇ）からなる。
１の工程（第２図−”Ｌ半導体結晶５の全面に金属８を
蒸着する第２の工程（第２図−ｂ）％第１の工程で明け
た窓を含み少くともそれより広い範囲を榎うような状態
に７オトレジスト９を加工する第３の工程（第２図−Ｃ
）％フォトレジスト９をマスクとして用いエツチングに
より金属８を除去しパターニングする第４の工程（第２
図−ｄ）、次の金属を所望の形状に形成するためのフォ
トレジスト１０を加工する第５の工程（第２図−ｅ）、
新たなフォトレジスト１０を用いエツチングによシ誘電
体薄膜６をエツチング除去する第６の工１ｉ（第２図−
ｆ）、このフォトレジストＩＣがついた状態で次の金属
１１を蒸着しフォトレジストと共に７オトレジスト上の
金属を除去して所望のパターンに加工する第７の工程（
第２図−ｇ）からなる。
以上に示した従来の方法による半導体素子の製造方法で
は、第３の工程及び第５の工程の２工程について精度の
高い目合わせを行う必要があ夛。
は、第３の工程及び第５の工程の２工程について精度の
高い目合わせを行う必要があ夛。
作業が難かしくなると共に各パターンの相対位置を正確
に合わせることができず、４Ｉに金属８と金属１１０間
隔が不均一となる。又、極端な場合には両者が接触する
等の事故を起こしやすい欠点を千 有した。
に合わせることができず、４Ｉに金属８と金属１１０間
隔が不均一となる。又、極端な場合には両者が接触する
等の事故を起こしやすい欠点を千 有した。
本発明の目的はかかる離かしい目合わせ回数を減らし、
かつ各パターンの相対位置合わせの精度を上げる半導体
素子の製造方法を提供することにある。
かつ各パターンの相対位置合わせの精度を上げる半導体
素子の製造方法を提供することにある。
本発明は同一のマスクを用いて導電性物質の蒸着を少な
くと４２回行ない、かつ２つの導電性物質が互いに不連
続となる部分を形成することを特徴とする。
くと４２回行ない、かつ２つの導電性物質が互いに不連
続となる部分を形成することを特徴とする。
以下に第３図−ａ−ｇを参照して本発明の一実施例を工
程順に説明する。
程順に説明する。
半導体結晶１２上の誘電体薄１１１３に所望の窓を開け
る第１の工程（第３図−１）、半導体結晶１２の全面に
金属１４を蒸着する第２の工程（第３図−ｂ）、第１の
工程で開けた窓を含み少くともそれよシ広い部分を覆う
ような状態に７オトレジス）１５を加工する第３の工１
ｉ（第３図−Ｃ）、該フォトレジストを用いドライエツ
チングによシ金属１４及び誘電体薄＠１３を除去する第
４の工程（第３図−ｄ）、誘電体薄膜１３及び半導体結
晶１２に影響を与えず残された金属１４のみをエツチン
グするエツチング液によシ、その金属１４の側面から横
方向へエツチングする第５の工ｌｉ（第３図−〇）、前
記フォトレジスト１５をそのまま用いて、これをマスク
として金属１６を蒸着しフォトレジストと共にフォトレ
ジスト上の余分な金属を除去する（リフトオフ）第６の
工程（第３図ｆ）からなる。
る第１の工程（第３図−１）、半導体結晶１２の全面に
金属１４を蒸着する第２の工程（第３図−ｂ）、第１の
工程で開けた窓を含み少くともそれよシ広い部分を覆う
ような状態に７オトレジス）１５を加工する第３の工１
ｉ（第３図−Ｃ）、該フォトレジストを用いドライエツ
チングによシ金属１４及び誘電体薄＠１３を除去する第
４の工程（第３図−ｄ）、誘電体薄膜１３及び半導体結
晶１２に影響を与えず残された金属１４のみをエツチン
グするエツチング液によシ、その金属１４の側面から横
方向へエツチングする第５の工ｌｉ（第３図−〇）、前
記フォトレジスト１５をそのまま用いて、これをマスク
として金属１６を蒸着しフォトレジストと共にフォトレ
ジスト上の余分な金属を除去する（リフトオフ）第６の
工程（第３図ｆ）からなる。
以上に示した本実施例によれば、第１図に示す従来法と
比して、目合わせは第３の工程で誘電体薄膜の窓に対し
てマスクのパターンを合わせる１回のみとなり、その回
数を減少させることができる。４１に、金属１４と金ｌ
１１６との間隔が同一の７オトレジストによ〉加工され
るので、はぼ均一にな）、パターン間の接触といった事
故は皆無にすることができる。
比して、目合わせは第３の工程で誘電体薄膜の窓に対し
てマスクのパターンを合わせる１回のみとなり、その回
数を減少させることができる。４１に、金属１４と金ｌ
１１６との間隔が同一の７オトレジストによ〉加工され
るので、はぼ均一にな）、パターン間の接触といった事
故は皆無にすることができる。
次に本発明を砒化ガリウム電界効果型トランジスタを製
造する場合に適用して第４図を用いて説明する。電界効
果型トランジスタはアルミニウムをゲートとするシ璽ッ
トキー電極とそれをはさみ両側に位置するドレイン電極
およびソース電極よシなる。
造する場合に適用して第４図を用いて説明する。電界効
果型トランジスタはアルミニウムをゲートとするシ璽ッ
トキー電極とそれをはさみ両側に位置するドレイン電極
およびソース電極よシなる。
まず、ＧａＡｓ基板１７上のＧｍＡｍ動作層 １８をメ
サ状に加工する（第４図−ｍ）。次に全面に８ｉ０諺１
９を３０００人成長させる（第４図−ｂ）。
サ状に加工する（第４図−ｍ）。次に全面に８ｉ０諺１
９を３０００人成長させる（第４図−ｂ）。
更に、フォトレジスト２０をｌ＃ｍ幅の縞状の窓があく
ように加工する（第４図−Ｃ）、ドライエツチング法に
より８１０ｓ１９に窓をあけ、フォトレジスト２０を除
去する（第４図−ｄ）。全面にアルミニウム（Ａｔ）ｚ
ｔをａｏｏｏＸ蒸着する（第４図−ｅ）。５ｉ（ｈ１９
の窓と中心位置が合うように７オトレジスト２２を５μ
ｍ幅の縞状に加工する（第４図−ｆ）、ドライエツチン
グによシＡｔ、８ｉ０ｚをエツチングしＧａＡｓ 面を
露出する（＃Ｉ４図−ｇ）。熱リン酸によＩｈｔの幅が
２μｍになるようサイドエツチングする（第４図−ｈ）
。金−ゲルマニウム（１５重量％）１５００２３を蒸着
する（第４図−五）。フォトレジストと７オドレジスト
上に着いた金属２３を除去する（第４図−ｊ）。
ように加工する（第４図−Ｃ）、ドライエツチング法に
より８１０ｓ１９に窓をあけ、フォトレジスト２０を除
去する（第４図−ｄ）。全面にアルミニウム（Ａｔ）ｚ
ｔをａｏｏｏＸ蒸着する（第４図−ｅ）。５ｉ（ｈ１９
の窓と中心位置が合うように７オトレジスト２２を５μ
ｍ幅の縞状に加工する（第４図−ｆ）、ドライエツチン
グによシＡｔ、８ｉ０ｚをエツチングしＧａＡｓ 面を
露出する（＃Ｉ４図−ｇ）。熱リン酸によＩｈｔの幅が
２μｍになるようサイドエツチングする（第４図−ｈ）
。金−ゲルマニウム（１５重量％）１５００２３を蒸着
する（第４図−五）。フォトレジストと７オドレジスト
上に着いた金属２３を除去する（第４図−ｊ）。
以上本発明を用い第４図ｊに示したよりな砒化ガリウム
電界効果型トランジスタを製造することができ、従来に
比べて目合わせの回数を低減させ、又ゲートとドレイン
及びゲートとソースの間隔を均一に形成することが可能
となり九。
電界効果型トランジスタを製造することができ、従来に
比べて目合わせの回数を低減させ、又ゲートとドレイン
及びゲートとソースの間隔を均一に形成することが可能
となり九。
第１図は従来の半導体素子の断面図、第２図＋８）〜（
ｇ）は従来の半導体素子の製造方法における各工程の断
面図、第３図（ａ）〜（ｇ）蝋本発明の一実施例による
半導体素子の製造方法における各工程での断面図、第４
図（！Ｉ）〜Ｕ）は本発明の他の実施例を製造工程順に
示す各断面図である。 １．５．１２・・・・・・半絶縁性基板、１８・・・・
・・砒化ガリウム動作層、２．６，１３．１９・・・・
・・ＣＶＤ５ｉＱｘ、８ ＊ ９ ＊ １ｓ ＃ ２２
・・・・・・フォトレジスト、３、＋、８，１１，１４
ｔ１６・・・・・・電極、２１・・・・・・アルミニウ
ム、２３・・・・・・金ケルマーニッケル。 篤 １図 め２図 ゛ ８．３図 篤４０
ｇ）は従来の半導体素子の製造方法における各工程の断
面図、第３図（ａ）〜（ｇ）蝋本発明の一実施例による
半導体素子の製造方法における各工程での断面図、第４
図（！Ｉ）〜Ｕ）は本発明の他の実施例を製造工程順に
示す各断面図である。 １．５．１２・・・・・・半絶縁性基板、１８・・・・
・・砒化ガリウム動作層、２．６，１３．１９・・・・
・・ＣＶＤ５ｉＱｘ、８ ＊ ９ ＊ １ｓ ＃ ２２
・・・・・・フォトレジスト、３、＋、８，１１，１４
ｔ１６・・・・・・電極、２１・・・・・・アルミニウ
ム、２３・・・・・・金ケルマーニッケル。 篤 １図 め２図 ゛ ８．３図 篤４０
Claims (1)
- 半導体結晶上の誘電体膜に所望の窓を開ける第１の工程
、＃ａ記半導体結晶および誘電体膜上に第１の金属を形
成する第２の工８！、前記第１の工程で開けた窓を含み
少くともそれより広い部分を覆うような状態にマスクを
加工する第３の工程、＃マスクを用いそれ以外の前記第
１の金属及び誘電体嗅を除去する第４の工程、前記第１
の金属をエツチングするエツチング液によシ該１１の金
属を横方向へエツチングする第５の工程、前記マスクを
用いて第２の金属を前記第１の金属の近情に形成する第
６の工程とを含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18048781A JPS5882524A (ja) | 1981-11-11 | 1981-11-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18048781A JPS5882524A (ja) | 1981-11-11 | 1981-11-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882524A true JPS5882524A (ja) | 1983-05-18 |
Family
ID=16084081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18048781A Pending JPS5882524A (ja) | 1981-11-11 | 1981-11-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882524A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617668A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04323515A (ja) * | 1991-04-23 | 1992-11-12 | Japan Servo Co Ltd | 磁気エンコーダ |
-
1981
- 1981-11-11 JP JP18048781A patent/JPS5882524A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617668A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04323515A (ja) * | 1991-04-23 | 1992-11-12 | Japan Servo Co Ltd | 磁気エンコーダ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4145459A (en) | Method of making a short gate field effect transistor | |
| US3994758A (en) | Method of manufacturing a semiconductor device having closely spaced electrodes by perpendicular projection | |
| US4048712A (en) | Processes for manufacturing semiconductor devices | |
| JPS5882524A (ja) | 半導体素子の製造方法 | |
| JPS5730376A (en) | Manufacture of schottky barrier fet | |
| JPS6222463B2 (ja) | ||
| JPS5627972A (en) | Manufacture of compound semiconductor device | |
| JPS62211957A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0228333A (ja) | 半導体装置の製造方法 | |
| JPH04196540A (ja) | 半導体装置の製造方法 | |
| JPS5817689A (ja) | ジヨセフソン回路の製造方法 | |
| JPS5852351B2 (ja) | 半導体装置の製造方法 | |
| JPH02237170A (ja) | 赤外線検知素子の製造方法 | |
| JPS62162326A (ja) | 半導体装置の製造方法 | |
| JPH0350837A (ja) | 半導体素子の製造方法 | |
| JPS5947771A (ja) | 半導体製造方法 | |
| JPS6081828A (ja) | 微細パタ−ン形成法 | |
| GB1423820A (en) | Method for depositing material on selected areas of a surface | |
| JPH0391233A (ja) | パターン形成方法 | |
| JPS57114288A (en) | Manufacture of field effect transistor | |
| JPH03179750A (ja) | 半導体装置の製造方法 | |
| JPS63204742A (ja) | 半導体装置の製造方法 | |
| JPS61214482A (ja) | シヨツトキバリア形電界効果トランジスタの製造方法 | |
| JPS5820138B2 (ja) | 半導体装置の製造方法 | |
| JPS6034070A (ja) | 半導体装置の製造方法 |