JPS5852351B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5852351B2 JPS5852351B2 JP14686676A JP14686676A JPS5852351B2 JP S5852351 B2 JPS5852351 B2 JP S5852351B2 JP 14686676 A JP14686676 A JP 14686676A JP 14686676 A JP14686676 A JP 14686676A JP S5852351 B2 JPS5852351 B2 JP S5852351B2
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- JP
- Japan
- Prior art keywords
- layer
- photoresist
- substrate
- etching
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造法、とくに微細複雑な電極
パターンを有するトランジスタ、電界効果トランジスタ
等の製造法に関するものである。
パターンを有するトランジスタ、電界効果トランジスタ
等の製造法に関するものである。
最近の高周波高出力トランジスタまたは高周波高出力電
界効果トランジスタにおいては１周波数対出力特性を良
好にするために、電極用金属層をきわめて微細なパター
ンに形成する必要があり、また電気的に分離された２つ
の電極（例えばゲート電極とソース電極）の間隔を極力
小さく、例えば数μ以下にする必要がある。
界効果トランジスタにおいては１周波数対出力特性を良
好にするために、電極用金属層をきわめて微細なパター
ンに形成する必要があり、また電気的に分離された２つ
の電極（例えばゲート電極とソース電極）の間隔を極力
小さく、例えば数μ以下にする必要がある。
このような微細な加工を行なうには目下のところ写真蝕
刻法によった場合には、蝕刻のパターン精度はレジスト
を所定パターンに従って感光せしめるための写真原板、
即ちフォトマスクのパターン精度により制限され、最終
的に成形可能なパターン幅を３μ以下にすることは困難
である。
刻法によった場合には、蝕刻のパターン精度はレジスト
を所定パターンに従って感光せしめるための写真原板、
即ちフォトマスクのパターン精度により制限され、最終
的に成形可能なパターン幅を３μ以下にすることは困難
である。
上述のような欠点を解決するものとして、従来のショッ
トキーパリアゲートＧａＡｓ電界効果トランジスタ（以
下ＳＢ ＧａＡｓＦＥＴ と略す）の製造においては
、第１図の一部製造工程図に示す如く、フォトマスクの
位置合せを行なわずに微細なパターンを形成する方法が
提案されている。
トキーパリアゲートＧａＡｓ電界効果トランジスタ（以
下ＳＢ ＧａＡｓＦＥＴ と略す）の製造においては
、第１図の一部製造工程図に示す如く、フォトマスクの
位置合せを行なわずに微細なパターンを形成する方法が
提案されている。
すなわち、半絶縁性基板上にｎ型ＧａＡｓエピタキシャ
ル層を成長させた半導体基板１１の表面に基板とショッ
トキー接触するアルミニウム（以下ＡＩと略す）等の金
属１２を波着形成し、フォトレジスト１３をマスクとし
て、該ＡＩ金属層１２をオーバーエツチングする通常の
フォトエツチング工程により、ゲート電極パターンを形
成した後、Ｇ ａ Ａｓとオーミック接触する金・ゲル
マニウム（以下Ａｕ−Ｇｅと略す）等の金属層１４を蒸
着により形成する。
ル層を成長させた半導体基板１１の表面に基板とショッ
トキー接触するアルミニウム（以下ＡＩと略す）等の金
属１２を波着形成し、フォトレジスト１３をマスクとし
て、該ＡＩ金属層１２をオーバーエツチングする通常の
フォトエツチング工程により、ゲート電極パターンを形
成した後、Ｇ ａ Ａｓとオーミック接触する金・ゲル
マニウム（以下Ａｕ−Ｇｅと略す）等の金属層１４を蒸
着により形成する。
該Ａｕ Ｇｅ層は、フォトレジスト１３がマスクとな
るため、Ａ１層がオーバーエツチングにより除去された
フォトレジストの下の部分１５には形成されない。
るため、Ａ１層がオーバーエツチングにより除去された
フォトレジストの下の部分１５には形成されない。
次に、前記フォトレジスト１３をレジスト剥離液を用い
て剥離すると同時にフォトレジスト上のＡｕ Ｇｅ層１
４が除去されて、前記ゲート電極と適切な間隔をもった
ソース電極・ドレイン電極がフォトマスクの位置合せを
することなく形成される。
て剥離すると同時にフォトレジスト上のＡｕ Ｇｅ層１
４が除去されて、前記ゲート電極と適切な間隔をもった
ソース電極・ドレイン電極がフォトマスクの位置合せを
することなく形成される。
ところが最近、高周波用電界効果トランジスタのソース
抵抗の低減、ドレイン耐圧の増大等、特性を向上させる
ために、第２図に示す如く、ソース電極・ドレイン電極
部下に高濃度不純物を含むｎ型層 ａ Ａ ｓ層（以下
ｎ下層と略す）２６が形成される構造が提案されている
。
抵抗の低減、ドレイン耐圧の増大等、特性を向上させる
ために、第２図に示す如く、ソース電極・ドレイン電極
部下に高濃度不純物を含むｎ型層 ａ Ａ ｓ層（以下
ｎ下層と略す）２６が形成される構造が提案されている
。
該高濃度ｎ型層（ｎ下層）は、一般に気相成長法により
形成される。
形成される。
上述の従来法により、前記第２図の如きｎ下層を有する
電界効果トランジスタを製造しようとする場合、第１図
に示すフォトレジスト下のＡＩ金属層がオーバーエツチ
ングされた部分１５、すなわちゲート電極とソース・ド
レイン電極との微小間隙にも気相成長法によるＧａＡｓ
ｎ十層が形成されるので、ゲート電極との間隔を保持す
るためには通常のフォトエツチング工程を用いて、フォ
トマスクの位置合せを行なう必要がある。
電界効果トランジスタを製造しようとする場合、第１図
に示すフォトレジスト下のＡＩ金属層がオーバーエツチ
ングされた部分１５、すなわちゲート電極とソース・ド
レイン電極との微小間隙にも気相成長法によるＧａＡｓ
ｎ十層が形成されるので、ゲート電極との間隔を保持す
るためには通常のフォトエツチング工程を用いて、フォ
トマスクの位置合せを行なう必要がある。
本発明は前述の点に鑑みなされたもので、特に金属層領
域と半導体層領域とをフォトマスクの位置合せ作業なし
に精密に位置合せして任意の間隔を確保しようとするも
ので、半導体基板の表面上に基板とは異なる材質の第１
の層及び前記基板より光反射率の大きい材質の第２の層
を順次形成する工程、フォトレジストをマスクとして、
前記第２の層を選択的に蝕刻した後前記第１の層を前記
第２の層のパターンとは異なる大きさのパターンに形成
する工程、次いで全面に絶縁層を形成する工程、該絶縁
層表面にネガタイプフォトレジストを塗布し、前記第２
の層のパターン部のみを感光さしめる如く露光量を選定
して露光し、前記フォトレジストにパターンを形成する
工程、該フォトレジストをマスクとして前記絶縁層を選
択的に蝕刻して、前記半導体基板を露出する工程、該露
出した基板上に前記第１の層、第２の層及び前記半導体
基板相互間に反応を生ずることのない温度で、前記半導
体基板と同種の半導体を気相成長させる工程を含むこと
を特徴とする半導体装置の製造方法を提供するものであ
る。
域と半導体層領域とをフォトマスクの位置合せ作業なし
に精密に位置合せして任意の間隔を確保しようとするも
ので、半導体基板の表面上に基板とは異なる材質の第１
の層及び前記基板より光反射率の大きい材質の第２の層
を順次形成する工程、フォトレジストをマスクとして、
前記第２の層を選択的に蝕刻した後前記第１の層を前記
第２の層のパターンとは異なる大きさのパターンに形成
する工程、次いで全面に絶縁層を形成する工程、該絶縁
層表面にネガタイプフォトレジストを塗布し、前記第２
の層のパターン部のみを感光さしめる如く露光量を選定
して露光し、前記フォトレジストにパターンを形成する
工程、該フォトレジストをマスクとして前記絶縁層を選
択的に蝕刻して、前記半導体基板を露出する工程、該露
出した基板上に前記第１の層、第２の層及び前記半導体
基板相互間に反応を生ずることのない温度で、前記半導
体基板と同種の半導体を気相成長させる工程を含むこと
を特徴とする半導体装置の製造方法を提供するものであ
る。
以下図面を用いて、本発明の製造法を適用した高周波用
電界効果トランジスタの一部製造工程を説明する。
電界効果トランジスタの一部製造工程を説明する。
第３図は、高周波用電界効果トランジスタの一部製造工
程を示すもので、ＧａＡｓ半絶縁性基板上にｎ型層 ａ
Ａ ｓエピタキシャル層が形成された基板３１上にシ
ョットキー接触をなすアルミニウム（以下Ａ１と略す）
３２を厚さ約３０００人、続いてＡＩのエツチングマス
クとなるタングステン（以下Ｗと略す）等の金属３７を
約２００ＯＡの厚さに真空蒸着法により被着形成する。
程を示すもので、ＧａＡｓ半絶縁性基板上にｎ型層 ａ
Ａ ｓエピタキシャル層が形成された基板３１上にシ
ョットキー接触をなすアルミニウム（以下Ａ１と略す）
３２を厚さ約３０００人、続いてＡＩのエツチングマス
クとなるタングステン（以下Ｗと略す）等の金属３７を
約２００ＯＡの厚さに真空蒸着法により被着形成する。
（第３図ａ）これら２つの金属層は、４００〜７００℃
程度のＧａＡｅの気相成長温度では互いに合金化せず、
又Ｇ ａ Ａ ｓとこれら金属とはそれぞれ独立にエツ
チングが可能であり、更にＡＩ等の下層金属層のエツチ
ングマスクとなり、また、上層の金属層は基板Ｇ ａ
Ａ ｅより反射率の高いものを選ぶ。
程度のＧａＡｅの気相成長温度では互いに合金化せず、
又Ｇ ａ Ａ ｓとこれら金属とはそれぞれ独立にエツ
チングが可能であり、更にＡＩ等の下層金属層のエツチ
ングマスクとなり、また、上層の金属層は基板Ｇ ａ
Ａ ｅより反射率の高いものを選ぶ。
次に、通常のフォトレジスト工程によりソース・ドレイ
ン間隔を定めるフォトレジストパターン３３が、前記Ｗ
金属層３７に形成され、フレオンがスプラズマによるエ
ツチングにより、フォトレジスト３３で覆われていない
部分の前記Ｗ層３７を除去し、続いて下層のＡＩ金属層
３２のみをリン酸等のエツチング液を用いてエツチング
除去する。
ン間隔を定めるフォトレジストパターン３３が、前記Ｗ
金属層３７に形成され、フレオンがスプラズマによるエ
ツチングにより、フォトレジスト３３で覆われていない
部分の前記Ｗ層３７を除去し、続いて下層のＡＩ金属層
３２のみをリン酸等のエツチング液を用いてエツチング
除去する。
ＡＩのエツチングはフォトレジストパターン３３及びＷ
Ｓ２の幅より小さく、即ちソース・ゲート及びゲート・
ドレインの間隔だけ狭くなるようにオーバーエツチング
を行なう。
Ｓ２の幅より小さく、即ちソース・ゲート及びゲート・
ドレインの間隔だけ狭くなるようにオーバーエツチング
を行なう。
（第３図ｂ）上層のＷ金属層はＡＩアゲート極金属層の
サイドエツチングのエツチングマスクとなり、ゲート電
極とソース電極、ドレイン電極との間隔を確保するため
に必要なものである。
サイドエツチングのエツチングマスクとなり、ゲート電
極とソース電極、ドレイン電極との間隔を確保するため
に必要なものである。
次にフォトレジスト３３を除去し、低温気相成長法によ
りシリコン酸化膜３８を被着形成する。
りシリコン酸化膜３８を被着形成する。
該シリコン酸化膜３８はＡＩ層３２側面及びＷ層３７裏
面にも被着される。
面にも被着される。
次に前記シリコン酸化膜３８上にネガタイプフォトレジ
ストを塗布し、ＧａＡｓ基板より反射率の高いＷ上フォ
トレジスト３３のみ感光し、現像後に残留するように露
光量を選定して全面露光を行ない、フォトレジスト３３
をパターニングする。
ストを塗布し、ＧａＡｓ基板より反射率の高いＷ上フォ
トレジスト３３のみ感光し、現像後に残留するように露
光量を選定して全面露光を行ない、フォトレジスト３３
をパターニングする。
（第３図Ｃ）該フォトレジスト３３をマスクとしてシリ
コン酸化膜をエツチング除去し、Ｇ ａ Ａ ｓ面を露
出させる。
コン酸化膜をエツチング除去し、Ｇ ａ Ａ ｓ面を露
出させる。
（第３図ｄ）該シリコン酸化膜のエツチングマスクとな
るフォトレジストは前記Ｗ金属層と同形に形成されるの
で、ＡＩアゲート属層のサイドエツチングされた部分に
シリコン酸化膜は残り、従ってゲート電極とソース・ド
レイン電極ヲ任意の間隔を確保して形成することができ
る。
るフォトレジストは前記Ｗ金属層と同形に形成されるの
で、ＡＩアゲート属層のサイドエツチングされた部分に
シリコン酸化膜は残り、従ってゲート電極とソース・ド
レイン電極ヲ任意の間隔を確保して形成することができ
る。
前記フォトレジスト３３を除去した後、不純物源として
硫化水素を用いた気相成長法により高濃度ＧａＡｓ層（
ｎ下層）３６を形成する。
硫化水素を用いた気相成長法により高濃度ＧａＡｓ層（
ｎ下層）３６を形成する。
Ｑ ａ Ａ ｓの気相成長は、ＣａＡｓ基板の露出面で
のみ行なわれ、シリコン酸化膜上ではＧ ａ Ａ ｓの
被着はされず、更に成長温度は３００〜７００°Ｃ程度
と比較的低いのでＷ Ａ Ｉ 、Ａ Ｉ ｙ Ｇ ａ
Ａ ｓ等容金属層間の合金化はされず、またＡｌ−Ｇ
ａＡｓのショットキー特性にも伺等の影響を与えない。
のみ行なわれ、シリコン酸化膜上ではＧ ａ Ａ ｓの
被着はされず、更に成長温度は３００〜７００°Ｃ程度
と比較的低いのでＷ Ａ Ｉ 、Ａ Ｉ ｙ Ｇ ａ
Ａ ｓ等容金属層間の合金化はされず、またＡｌ−Ｇ
ａＡｓのショットキー特性にも伺等の影響を与えない。
（第３図ｅ）シリコン酸化膜３８を除去した後、再びネ
ガタイプフォトレジストを塗布し、全面露光、現像によ
りＷ層上にのみフォトレジスト３３を残すようにパター
ニングし、Ｇ ａ Ａ ｓとオーミック接触をなすＡ
ｕ −Ｇ ｅ層３４を全面に真空蒸着により形成する。
ガタイプフォトレジストを塗布し、全面露光、現像によ
りＷ層上にのみフォトレジスト３３を残すようにパター
ニングし、Ｇ ａ Ａ ｓとオーミック接触をなすＡ
ｕ −Ｇ ｅ層３４を全面に真空蒸着により形成する。
（第３図ｆ）次に前記フォトレジスト３３を剥離すると
同時に、フォトレジスト３３上に形成されたＡ ｕ −
Ｇ ｅ層３４も除去される。
同時に、フォトレジスト３３上に形成されたＡ ｕ −
Ｇ ｅ層３４も除去される。
フレオンがスプラズマ中でＷ層３７を除去した後、４５
０℃前後に加熱し、Ａｕ−Ｇｅ３４と下層の高濃度層（
ｎ下層）３６とを合金化し、オーミック接触を形成する
。
０℃前後に加熱し、Ａｕ−Ｇｅ３４と下層の高濃度層（
ｎ下層）３６とを合金化し、オーミック接触を形成する
。
（第３図ｆ）上述の如く、ゲート電極金属層に形成され
た金属層をマスクとするゲート電極金属層のサイドエツ
チングによりゲート電極とソース・ドレイン電極との間
隔を任意の間隔に形成することができる利点がある。
た金属層をマスクとするゲート電極金属層のサイドエツ
チングによりゲート電極とソース・ドレイン電極との間
隔を任意の間隔に形成することができる利点がある。
実施例として、ショットキ・バリアＧａＡｓ電界効果ト
ランジスタについてのみ説明したが、本発明は上述の実
施例に限らず、半導体集積回路装置等、更に複雑なパタ
ーンを持つ半導体装置の製造にも容易に適用できる。
ランジスタについてのみ説明したが、本発明は上述の実
施例に限らず、半導体集積回路装置等、更に複雑なパタ
ーンを持つ半導体装置の製造にも容易に適用できる。
第１図は従来のショットキー・バリア・ゲート型電界効
果トランジスタの１部製造工程を示す図、第２図は高濃
度ＧａＡｓ （ｎ 十〇ａＡ、ｓ ）層をもつショット
キー・バリア・ゲート型電界効果トランジスタの構造断
面図、第３図は本発明によるショットキー・バリア・ゲ
ート型電界効果トランジスタの一部製造工程を示す図で
ある。 ３１・・・・・・ＣａＡｓ基板、３２・・・・・・アル
ミニウム金属層、３３・・・・・・フォトレジスト層、
３４・・・・・・ＡｕＧｅ金属層、３５・・・・・・マ
スク下の空間、３６・・・・・・高濃度Ｇ ａ Ａ ｓ
層、３７・・・・・・タングステン金属層。 ３８・・・・・・酸化シリコン層。
果トランジスタの１部製造工程を示す図、第２図は高濃
度ＧａＡｓ （ｎ 十〇ａＡ、ｓ ）層をもつショット
キー・バリア・ゲート型電界効果トランジスタの構造断
面図、第３図は本発明によるショットキー・バリア・ゲ
ート型電界効果トランジスタの一部製造工程を示す図で
ある。 ３１・・・・・・ＣａＡｓ基板、３２・・・・・・アル
ミニウム金属層、３３・・・・・・フォトレジスト層、
３４・・・・・・ＡｕＧｅ金属層、３５・・・・・・マ
スク下の空間、３６・・・・・・高濃度Ｇ ａ Ａ ｓ
層、３７・・・・・・タングステン金属層。 ３８・・・・・・酸化シリコン層。
Claims (1)
- １ 半導体基板の表面上に基板とは異なる導電性材質の
第１の層及び前記基板より光反射率の大きい材質の第２
の層を順次形成する工程、フォトレジストをマスクとし
て、前記第２の層を選択的に蝕刻した後、前記第１の層
を前記第２の層のパターンより小さなパターンに形成す
る工程、次いで全面に絶縁層を形成する工程、該絶縁層
表面にネガタイプフォトレジストを塗布し、前記第２の
層のパターン部のみを感光せしめる如く露光量を選定し
て露光し、前記フォトレジストにパターンを形成する工
程、該フォトレジストをマスクとして前記絶縁層を選択
的に蝕刻して、第１の層の周囲の第２の層の直下に絶縁
層を残存せしめて前記半導体基板を露出する工程、該露
出した基板上に前記第１の層、第２の層及び前記半導体
基板相互間に反応を生ずることのない温度で、前記半導
体基板と同種の半導体を気相成長させる工程を含まれて
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14686676A JPS5852351B2 (ja) | 1976-12-07 | 1976-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14686676A JPS5852351B2 (ja) | 1976-12-07 | 1976-12-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5370769A JPS5370769A (en) | 1978-06-23 |
| JPS5852351B2 true JPS5852351B2 (ja) | 1983-11-22 |
Family
ID=15417329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14686676A Expired JPS5852351B2 (ja) | 1976-12-07 | 1976-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852351B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6077468A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01154564A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
-
1976
- 1976-12-07 JP JP14686676A patent/JPS5852351B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5370769A (en) | 1978-06-23 |
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