JPH03147338A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03147338A JPH03147338A JP1284802A JP28480289A JPH03147338A JP H03147338 A JPH03147338 A JP H03147338A JP 1284802 A JP1284802 A JP 1284802A JP 28480289 A JP28480289 A JP 28480289A JP H03147338 A JPH03147338 A JP H03147338A
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- Japan
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- gate electrode
- gate
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ゲート長が短く低抵抗のゲート電極を備えた
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
［従来の技術］
以下、ＧａＡｓＦＥＴを例に説明する。
第２図は従来のＧａＡｓＦＥＴのゲート電極の形成法を
示す。
示す。
半絶縁性ＧａＡｓ単結晶基板表面にＮ動作層をエピタキ
シャル成長させた半導体基板１上にホトレジスト２を形
成し、マスクを使用してホトレジスト２をパターニング
し、露出した基板層１をリセスエッチングし［図（ａ）
］ 、ゲート金属３を蒸着する［図（ｂ）コ。
シャル成長させた半導体基板１上にホトレジスト２を形
成し、マスクを使用してホトレジスト２をパターニング
し、露出した基板層１をリセスエッチングし［図（ａ）
］ 、ゲート金属３を蒸着する［図（ｂ）コ。
リセスエッチング領域の基板層１上に蒸着したゲート金
属３とホトレジスト２上に蒸着したゲート金属３とがリ
フトオフされ、ホトレジスト２を除去するとホトレジス
ト２上のゲート金属３が除去され、ゲート電極を形成す
るゲート金属３のみが残る【図（Ｃ）］。
属３とホトレジスト２上に蒸着したゲート金属３とがリ
フトオフされ、ホトレジスト２を除去するとホトレジス
ト２上のゲート金属３が除去され、ゲート電極を形成す
るゲート金属３のみが残る【図（Ｃ）］。
［発明が解決しようとする課題］
ＧａＡｓＦＥＴのゲート電極の幅（ゲート長といわれて
いる）は、マイクロ波領域の特性の向上を：するため、
一般に０．５μｌ程度の微小さが要求される。
いる）は、マイクロ波領域の特性の向上を：するため、
一般に０．５μｌ程度の微小さが要求される。
このゲート長は、ホトレジスト層２のパターン幅によっ
て決まるが、現在の紫外光、遠紫外光の密着露光法によ
る限り、従来のリフトオフ法では、０．５μ−のホトレ
ジスト線幅の形成は、はぼ限界である。０．５μｍ以下
のパターン形成には、電子線露光装置などの高価な装置
が必要である。
て決まるが、現在の紫外光、遠紫外光の密着露光法によ
る限り、従来のリフトオフ法では、０．５μ−のホトレ
ジスト線幅の形成は、はぼ限界である。０．５μｍ以下
のパターン形成には、電子線露光装置などの高価な装置
が必要である。
一方、ゲート長を短くすると、ゲート金属の蒸着厚さが
一定の場合、ゲート抵抗が増大する。このゲート抵抗の
増大は、ＦＥＴの特性向上を阻むという問題があった。
一定の場合、ゲート抵抗が増大する。このゲート抵抗の
増大は、ＦＥＴの特性向上を阻むという問題があった。
本発明は上記の事情に鑑みてなされたもので、ゲート長
が０．５μｌ又はそれ以下で低抵抗のゲート電極を紫外
光又は遠紫外光の密着露光法によりリフトオフ法で実現
する半導体装置の製造方法を提ｆ共することを目的とす
る。
が０．５μｌ又はそれ以下で低抵抗のゲート電極を紫外
光又は遠紫外光の密着露光法によりリフトオフ法で実現
する半導体装置の製造方法を提ｆ共することを目的とす
る。
［課題を解決するための手段］
本発明の製造方法は、半導体基板のゲート電極の位置に
先ず仮ゲート電極を形成し、ウェハ全面に表面架橋型ネ
ガ型ホトレジストを塗布し、このホトレジスト層の上記
仮ゲート電極に重なるこの仮ゲート電極のパターンより
やや広い領域を露光、現像し、現像を上記仮ゲート電極
が露出した途中段階で止め、露出した仮ゲート電極をエ
ツチング除去し、仮ゲート電極のエツチング除去で露出
した基板層をリセスエッチングし、このリセスエッチン
グした領域にリフトオフ法によりゲート電極を形成する
ことにより、ゲート長が短く、かつ、低抵抗の電極ゲー
トを得る方法である。
先ず仮ゲート電極を形成し、ウェハ全面に表面架橋型ネ
ガ型ホトレジストを塗布し、このホトレジスト層の上記
仮ゲート電極に重なるこの仮ゲート電極のパターンより
やや広い領域を露光、現像し、現像を上記仮ゲート電極
が露出した途中段階で止め、露出した仮ゲート電極をエ
ツチング除去し、仮ゲート電極のエツチング除去で露出
した基板層をリセスエッチングし、このリセスエッチン
グした領域にリフトオフ法によりゲート電極を形成する
ことにより、ゲート長が短く、かつ、低抵抗の電極ゲー
トを得る方法である。
［実施例］
第１図は本発明の一実施例を示す。
比抵抗１０６Ω（７）以上の半絶縁性ＧａＡｓ単結晶基
板表面にＮ動作層をエピタキシャル成長させた半導体基
板１に対し、メサエッチングによってＮ動作層の素子分
離を行い、さらにＮ動作層表面へソース・ドレイン電極
４を形成した後、Ｐ−ＣＶＤによってＳｉＮを堆積し、
通常のホトエツチングによって０．３〜０．４μｍ幅の
仮ゲート電極５を形成する［図（ａ）］。
板表面にＮ動作層をエピタキシャル成長させた半導体基
板１に対し、メサエッチングによってＮ動作層の素子分
離を行い、さらにＮ動作層表面へソース・ドレイン電極
４を形成した後、Ｐ−ＣＶＤによってＳｉＮを堆積し、
通常のホトエツチングによって０．３〜０．４μｍ幅の
仮ゲート電極５を形成する［図（ａ）］。
その後、ネガ型ホトレジストを回転数４０００ｒｐｍで
回転塗布し、Ｎ２雰囲気循環式オーブンで８５”Ｃ，３
０分間プリベーク処理を行ない、このホトレジスト層２
の仮ゲート電極５上に重なる仮ゲート電極５のパターン
よりやや広い領域を露光、現像する。現像は、通常、１
分前後で終了するが、この場合は、３０秒で停止し、リ
ンスする。すなわち、仮ゲート電極５が露出した段階で
現像を停止する［図（ｂ）］。
回転塗布し、Ｎ２雰囲気循環式オーブンで８５”Ｃ，３
０分間プリベーク処理を行ない、このホトレジスト層２
の仮ゲート電極５上に重なる仮ゲート電極５のパターン
よりやや広い領域を露光、現像する。現像は、通常、１
分前後で終了するが、この場合は、３０秒で停止し、リ
ンスする。すなわち、仮ゲート電極５が露出した段階で
現像を停止する［図（ｂ）］。
次に、露出したＳｉＮの仮ゲート電極５を希釈【７たＨ
Ｆでエツチング除去し、露出したＧａＡｓ基板をリセス
エッチングし、ゲート金属３を蒸着する［図（ｅ） ］
。
Ｆでエツチング除去し、露出したＧａＡｓ基板をリセス
エッチングし、ゲート金属３を蒸着する［図（ｅ） ］
。
リセスエッチング領域に蒸着したゲート金属３とホトレ
ジスト層２に蒸着したゲート金属３とはノットオフされ
、ホトレジスト層２を除去すると、）ｉ ）電極以外
の不用のゲート金属３が除去される。
ジスト層２に蒸着したゲート金属３とはノットオフされ
、ホトレジスト層２を除去すると、）ｉ ）電極以外
の不用のゲート金属３が除去される。
上記方法によると、ゲート電極はＴ型構造となり、ゲー
ト長が短く、かつ、従来の方法に比べ、ゲート抵抗が十
分低減する。
ト長が短く、かつ、従来の方法に比べ、ゲート抵抗が十
分低減する。
〔発明の効果］
以上説明したように、本発明によれば、高価な露光装置
を使用することなく、ゲート長が０．５μ厘以下で低抵
抗のゲート電極を歩留りよく形成することができ、Ｇａ
ＡｓＦＥＴなどのマイクロ波特性の向上に寄与する効果
が大である。
を使用することなく、ゲート長が０．５μ厘以下で低抵
抗のゲート電極を歩留りよく形成することができ、Ｇａ
ＡｓＦＥＴなどのマイクロ波特性の向上に寄与する効果
が大である。
第１図は本発明の一実施例を示す模式図、第２図は従来
のＧａＡｓＦＥＴのゲート電極の形成法を示す模式図で
ある。 １・・・半導体基板、２・・・ホトレジスト、３・・・
ゲート金属、４・・・ソース・ドレイン電極、５・・・
仮ゲート電極。 なお図中同一符号は同一または相当するものを示す。
のＧａＡｓＦＥＴのゲート電極の形成法を示す模式図で
ある。 １・・・半導体基板、２・・・ホトレジスト、３・・・
ゲート金属、４・・・ソース・ドレイン電極、５・・・
仮ゲート電極。 なお図中同一符号は同一または相当するものを示す。
Claims (1)
- 【特許請求の範囲】 ゲート長が短く低抵抗のゲート電極を備えた半導体装
置の製造方法において、 半導体基板の動作層表面に所定のソース・ドレイン電極
を形成した後該動作層表面の所定の位置に微細にパター
ニングした仮ゲート電極を形成し、ウェハ全面に表面架
橋型ネガ型レジストを塗布し、該ホトレジストの上記仮
ゲート電極に重なる該仮ゲート電極のパターンよりやや
広い領域を露光し、上記ホトレジストの上記仮ゲート電
極上に重なる部分が除去されて上記仮ゲート電極が露出
する段階まで現像し、露出した上記仮ゲート電極をエッ
チング除去し、上記仮ゲート電極のエッチング除去で露
出した半導体基板の動作層をリセスエッチングし、リセ
スエッチングした領域にリフトオフ法によりゲート長が
短く低抵抗のゲート電極を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284802A JPH03147338A (ja) | 1989-11-02 | 1989-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284802A JPH03147338A (ja) | 1989-11-02 | 1989-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147338A true JPH03147338A (ja) | 1991-06-24 |
Family
ID=17683204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284802A Pending JPH03147338A (ja) | 1989-11-02 | 1989-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5370973A (en) * | 1991-11-12 | 1994-12-06 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a fine structure electrode |
| KR100218501B1 (ko) * | 1996-10-18 | 1999-09-01 | 윤종용 | 액정 표시 장치의 제조 방법 |
| EP0978869A2 (en) * | 1998-08-07 | 2000-02-09 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
-
1989
- 1989-11-02 JP JP1284802A patent/JPH03147338A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5370973A (en) * | 1991-11-12 | 1994-12-06 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a fine structure electrode |
| KR100218501B1 (ko) * | 1996-10-18 | 1999-09-01 | 윤종용 | 액정 표시 장치의 제조 방법 |
| EP0978869A2 (en) * | 1998-08-07 | 2000-02-09 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
| EP0978869A3 (en) * | 1998-08-07 | 2002-01-16 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
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