JPH0427128A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分舒〕 乙の発明は、半導体装置の製造方法に関し、特に電界効
果トランジスタ（以下、ＦＥＴと称す）の製造方法に関
するものである。

〔従来の技術〕

シリコン（Ｓｉ）単結晶を基板とするＦＥＴは、順調に
発展して来たが、Ｓｉよりも電子移動度が数倍大きいガ
リウム砒素（ＧａＡｓ）を基板とするＦＥＴが、高速・
高周波のＦＥＴとして、Ｓｌでは実現できなかった領域
をひらくものと期待されている。

第２図（ａ）〜（ｈ）は従来のＦＥＴの主要製造工程を
示す断面図である。

図において、（１）はＧａＡｓ等よりなる半導体基板（
以下、ＧａＡｓ基板と称す）　、（２１ばＧａＡｓ基板
（１）の全面に形成されたＮ型活性層、（３）はＮ型活
性層（２）上の全・面に形成されたゲートメタル層、（
４）はゲートメタル層（３）上の第１のレジストパター
ン、（５）はＦＥＴ形成領域の中央部で、Ｎ型活性層（
２）上に形成されたゲート電極である。（６）はゲート
電極（５）を被覆するようにＮ型活性層（２）上全面に
形成された窒化膜（Ｓ　ｉ　Ｎ膜）　（７ａ）および（
７ｂ）はＧａＡｓ基板（１）に形成され、ＦＥＴ形成領
域内の外側に位置する第１のＮ＋型活性層をよび第２の
　Ｎ＋型活性層を（８）はゲート電極（５）を被覆する
ように形成された第２のレジストパターン、（９）は第
２のレジストパターン（８）が形成されたＧａＡｓ基板
（１）の全面に蒸着されたオーミックメタル層、叫は第
１のＮ＋型活性層を７ａ）上に形成されたソース電極、
（１１）は第２のＮ″″型活型層性層ｂ）上に形成され
たドレイン電極である。

以下、従来のＦＥＴの製造方法を説明する。

まず、ＧａＡｓ基板（１）上より、Ｎ型の例えばＳ１＋
イオンを全面注入し、その後、アニールを施すことによ
って、Ｎ型活性層（２）を形成する。（第２図（ａ））
。

次に、Ｎ型活性層（２）上の全面に、ゲートメタル層（
３）、例えば、タングステンシリサイド（ＷＳｉ）層を
形成する。その後、このデー１−メタル層（３）上にホ
トレジス）・膜（図示省略）を形成し、フォ１、リソグ
ラフィ技術によりパターン化して、第１のレジストパタ
ーン（４）を形成する。（第２図（ｂ））。

次に、第１のレジストパターン（４１をマスクにして、
下地のゲートメタル層（３）を反応性イオンエツチング
（以下、ＲＩＥと称す）によって除去する。

その後、第１のレジストパターン（４）を除去すると、
ゲートメタル層（３）の一部が残存し、ゲート電極（５
）が形成される。ここで、ゲート電極（５）は、ＦＥＴ
形成領域の中央部で、Ｎ型活性層（２）上に形成されて
いる。（第２図（Ｃ））。

次に、ＧａＡｓ基板（１）上の全面に、プラズマＣＶＤ
法によりＳｉＮ膜（６）を形成する。このとき、ゲート
電極（５）側面のＳｉＮ膜（６）の幅１４とｉＳは等し
くなるが、１．＝１５＝０．２μｍとなるように制御し
て、ＳｉＮ膜（６）を形成する。（第２図（ｄ））。

次に、ＳｉＮ膜（６）上より、Ｎ型の例えば　Ｓｌ＋イ
オンをＮ型活性層（２）を形成した時より高エネルギー
で全面注入し、その後、アニールを施すことによって、
第１のＮ＋型活性暦（７ａ）および第２のＮ＋型活性層
を７ｂ）を形成する。（第２図（ｅ））。

次に、ＳｉＮ膜（６）を除去し、ＧａＡｓ基板（１１上
の全面にフォトレジスト膜（図示省略）を形成する。そ
の後フォトリソグラフィ技術によりパターン化して、第
２のレジストパターン（８）を形成する。

（第２図（ｆ））。

次に、ＧａＡｓ基板（１）の全面に、オーミックメタル
層（９）、例えばＡｕＧｅ合金層を蒸着する。

（第２図（ｇ））。

次に、リフトオフ法によって、第２のレジストパターン
（８１、および第２のレジストパターン＋８１上のオー
ミックメタル層（９）を除去すると、オーミックメタル
層（９）の一部が残存する。その後、シンクを施すこと
によって、ソース電極ＱＯＩが第１の　Ｎ＋型活性層を
７龜）上に、ドレイン電極（１１）が第２のＮ＋型活性
層を７ｂ）上に形成されろ。（第２図（ｈ））。

さらにこの後、所定の処理が行われることよって、ＦＥ
Ｔが完成する。

このように従来のＦＥＴの製造方法では、第１および第
２のＮ＋型活性層を７ａ）および（７ｂ）を形成ずろ際
、ＳｉＮ膜（６）上からイオンを全面注入している。そ
のため、ＳｉＮ膜（６）がゲート電極（５）を被覆して
いる部分ては、膜厚が厚くなるため、ＧａＡｓ基板（１
）にイオンは注入されず、Ｎ＋型活性層ζよ形成されな
い。従って、ゲート電極（５）と第１および第２のＮ＋
型活性層を７ａ）および（７ｂ）との距離は、ゲート電
極（５）側面のＳｉＮ膜（６）の幅１４　（−＋ｓ）に
よって決まり、そのためゲート電極（５）と第１のＮ＋
型活性層を７ａ）との距離は、ゲート電極（５）と第２
のＮ＋型活性層を７ｂ）との距離に等しくなっていた。

ドレイン電極（１１）側の第２のＮ＋型活性層を７ｂ）
とデーｌ−電極（５）との距離が大きいほど、ゲー）・
・ドレイン間の耐圧（以下、ドレイン耐圧と称す）は高
く、また、ソース電極頭側の第１のＮ＋型活柱層（７ａ
）とゲート電極（５）との距離が大きいほど、ゲート・
ソース間の抵抗（以下、ソース抵抗と称す）は大きくな
る。そのため、従来のＦＥＴの製造方法では、ドレイン
耐圧を高くすると、ソース抵抗も大きくなってしまうも
のであった。

〔発明が解決しようとする課題〕

従来のＦＥＴの製造方法は、以上のように構成されてい
るので、ゲート電極（５）の側面におけるＳｉＮ膜（６
）の幅！４および１．は独立に制御できないで、等しく
なる。そのため、ソース電極（ＩＩ側の第１のＮ＋型活
性層（７ａ）とゲート電極（５）との距離は、ドレイン
電極（１１）側の第２のＮ＋型活性層（７ｂ）とゲート
電極（５）との距離は等しくなる。

従って、ドレイン耐圧を高くしようとすると、ソース抵
抗が大きくなり、それによって、雑音指数（ＮＦ）が高
くなる。また、相互コンダクタンス（ト１が下がり利得
が下がる、などの問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、その目的とするところは、ドレイン耐圧が
向上できるとともに、ソース抵抗の低減による低雑音化
、および利得の向上がなされる、ＦＥＴの製造方法を提
供することである。

〔課題を解決するｔコめの手段〕

この発明に係る半導体装置の製造方法は、半導体基板に
Ｎ型活性層を形成する工程と、上記Ｎ型活性層上の所定
領域に絶縁膜パターンを形成する工程と、上記絶縁膜パ
ターンの第１および第２のサイドウオールを形成する工
程と、上記絶縁膜パターンと第１および第２のサイドウ
オールとをマスクにしてイオン注入することにより、第
１のサイドウオール側に第１のＮ＋型活性層を、第２の
サイドウオール側に第２のＮ＋型活性層を形成する工程
と、上記第１のサイドウオールを残して、上記絶縁膜パ
ターンと第２のサイドウオールを除去する工程と、上記
第１のＮ＋型活性層を上ソース電極を、上記第２のＮ＋
型活性層を上ドレイン電極を形成する工程と、上記第１
のサイドウオールが形成された半導体基板上を感光性樹
脂膜で被覆した後、上記第１のサイドウオールの上端部
が上記感光性樹脂膜より所望の領域が露出するまで感光
性樹脂膜を膜減給させる工程と、上記第１のサイドウオ
ールを除去して感光性樹脂膜パターンを形成する工程と
、上記感光性樹脂膜パターンを用いて、ゲート電極を形
成する工程とを有していることを特徴としたものである
。

〔作用〕

この発明におけるＦＥＴの製造方法は、絶縁膜パターン
と第１および第２のサイドウオールとをマスクにして、
イオン注入することにより第１のサイドウオール側に第
１のＮ１型活性層を、第２のサイドウオール側に第２の
Ｎ＋型活性層を形成し、その後、第１のサイドウオール
が形成されていた領域内の、絶縁膜パターン側の一部に
ゲート電極が形成される。このため、ゲート電極と第１
のＮ＋型活性層との距離は、ゲート電極と第２のＮ＋型
活性層との距離に比べて、格段に短くすることができる
。また、第１のＮ＋型活性層を上ソース電極が、第２の
Ｎ＋型活性層を上ドレイン電極が形成されるため、ソー
ス抵抗が低く、かつ、ドレイン耐゛圧の高いＦＥＴの製
造が可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。なお
、従来の技術と重複する部分は、適宜その説明を省略す
る。

第１図（ａ）〜（ｎ）は、この発明の一実施例によるＦ
ＥＴの製造方法を示すもので、ＦＥＴの主要製造工程を
示す断面図である。

図において、（１１，（２）、　（７ｍ）、　（７ｂ）
、　Ｑ（１，（１１）は従来のものと同じもの、（２１
）はＦＥＴ形成領域の中央部で、Ｎ型活性層（２）上に
形成されたシリコン酸化膜（Ｓｉｎ）パターン（以下、
ＳｉＯパターンと称す）　、（２２１はＳｉＯパターン
（２１）を被覆して、Ｎ型活性層（２）上の全面に形成
されたＳｉＮ膜、（２３）はＳｉＮ膜（２２）上の全面
に形成されたＳｉｎ膜、（２４ａ）および（２４ｂ）は
、ＳｉＯパターン（２１）の側壁に形成された第１のサ
イドウオール、および第２のサイドウオールである。（
２５）は、第２のサイドウオール（２４ｂ）を被覆せず
に、第１のサイドウオール（２４ｍ）とＳｉＯパターン
（２１）の一部を被覆して、Ｎ型活性層（２）上にわた
って形成された第１のレジストパターン、（２６）は、
ソース電極００）およびドレイン電極（１１）を形成す
るための第２のレジス）・パターンて、第１のサイドウ
オール（２４＆）を被覆して、Ｎ型活性層（２）および
、第１および第２のＮ＋型活性層を７ａ）および（７ｂ
）の一部の上にわたって形成されている。

（２７）は、第２のレジストパターン（２６）が形成さ
れたＧａＡｓ基板（１）上の全面に蒸着されたオーミッ
クメタル層、（２８）は、ソース電極００）およびドレ
イン電極（１１）が形成されたＧａＡｓ基板（１）上の
全面に形成されたフォトレジスト膜、（２９）はフォト
レジスト膜（２８）を膜減りさせたもので、Ｎ型活性層
（２）上に開口部が設けられた第３のレジストパターン
である。（３０）は第３のレジストパターンが形成され
たＧａＡｓ基板（１）上の全面に蒸着されたゲートメタ
ル層、（３１）はＮ型活性層（２）上で第３のレジスト
パターン（２９）の開口部に形成されたゲート電極であ
る。

以下、第１図（＆）〜（ｎ）に従って説明する。

まず、ＧａＡｓ基板（１）上より、Ｎ型の例えばＳｌ＋
イオンを全面注入し、その後アニールを施すことによっ
てＮ型活性層（２）を形成する。（第１図（ａ））。

次にＥＣＲプラズマ法により、Ｎ型活性層（２）上の全
面にＳｉＯ膜（図示せず）を約３０００　の膜厚に形成
する。その後、上記ＳｉＯ膜上の全面にフォトレジス）
・膜（図示せず）を形成し、フォ）・リソグラフィ技術
によりパターン化してレジストパターンを形成する。こ
のレジストパターンをマスクにして、下地のＳｉＯ膜を
ＲＩＥによって除去する。その後フォトレジスト膜を除
去すると、ＳｉＯパターン（２１）が形成される。この
ＳｉＯパターン（２１）は、ＦＥＴ形成領域の中央部に
位置し、パターン巾１．を１．０〜２．０μｍに形成す
る。

（第１図（ｂ））。

次に、ＧａＡｓ基板（１）上の全面に、ＳｉＮ膜（２２
）を約５００　の膜厚に堆積する。このとき、ＳｉＮ膜
（２２）は、ＳｉＯパターン（２１）を形成しているＳ
ｉＯ膜に比べて、例えば弗酸によるウェットエツチング
のエラチングレー１−が格段に低い膜質のものを使用す
る。（第１図（Ｃ））。

次に、Ｓ　ｉ　Ｎ　ｐ　（２２）上の全面に、プラズマ
ＣＶＤ法により、ＳｉＯ膜（２３）を約３０００　の膜
厚に形成する。（第１図（ｄ））。

次に、ＳｉＯ膜（２３）上の全面に、ＲＩＥを行って、
ＳｉＯ膜（２３）およびＳｉＮ膜（２２）を除去すると
、ＳｉＯ膜（２３）およびＳｉＮ膜（２２）の一部がＳ
ＩＯパターン（２１）の側壁に残存し、第１のサイドウ
オール（２４ａ）および第２のサイドウオール（２４ｂ
ｌが形成される。第１および第２のサイドウオール（２
４ａ）および（２４ｂ）の巾１２は、ＳｉＯパターン（
２１）の膜厚（この場合、３０００　　）の約２７３と
なり、この場合、１２＝０．２μｍとなる。

（第１図（ｅ））。

次にＳｉＯパターン（２１）と第１および第２のサイド
ウオール（２４ｍ）および（２４ｂ）とをマスクにして
、ＧａＡｓ基板（１）上に、Ｎ型の、例えば　Ｓｉ”イ
オンをｎ型活性層（２）を形成した時より高エネルギー
で注入する。その後アニールを施す乙とによって、第１
のサイドウオール（２４ａ）側に第１のＮ４型活性層（
７ａ）を、第２のサイドウオール（２４ｂ）側に第２の
Ｎ＋型活性層を７ｂ）を形成する。（第１図（ｆ））。

次に、Ｇ　ａ　Ａ　ｓ　基板ｆＩｌ上の全面にフォトレ
ジスト膜（図示省略）を形成し、フォトリソグラフィ技
術によりパターン化して第１のレジストパターン（２５
）を形成する。この第１のレジス１−パターン（２５）
は、第２のサイドウオール（２４ｂ）を被覆せずに、第
１のサイドウオール（２ｉ）　　とＳｉＯパターノ（２
１）の一部を被覆して、Ｎ型活性層（２）上にわたって
形成される。ここで、Ｓ１０パターン（２１）の巾１１
は、１．０μｍ以上であるため、フォトリソグラフィ技
術によるアライメント誤差を充分吸収できるものである
。（第１図（ｇ））。

次に、第１のレジストパターン（２５）をマスクにして
、ＧａＡｓ基板（１）にＲＩＥを行なッテ、第２のサイ
ドウオール（２４ｂ）を除去する。その後、例えば弗酸
によるウェットエツチングを行って、ＳＩＯパターン（
２１）を除去し、更に、第１のレジスドパターンを除去
すると、Ｎ型活性層（２）上には、第１のサイドウオー
ル（２４ａ）のみが残存する。

（第１図（ｈ））。

次に、ＧａＡｓ基板＋１）上の全面に、フォトレジスト
膜（図示省略）を形成する。その後、リソグラフィ技術
によりパターン化して、第２のレジストパターン（２６
）を形成する。（第１図（ｉ））。

次に、ＧａＡｓ基板（１）上の全面にオーミックメタル
層（２７）　、例えば、金ゲルマニウム（Ａｕ−Ｇｅ）
を蒸着する。（第１図（ｊ））。

次に、リフトオフ法によって、第２のレジストパターン
（２Ｂ）　、上のオーミックメタル層（２？）を除去す
ると、オーミックメタル層（２７）の一部が残存する。

その後、シンクを施すことによって、ソース電極頭が、
第１のＮ＋型活性層を７ａ）上に、ドレイン電極（１１
）が第２のＮ＋型活性層を７ｂ）上に形成される。さら
にその後、ＧａＡｓ基板（１）上の全面にフォトレジス
ト膜（２８）を形成する。（第１図（ｋ））次に、フォ
トリソグラフィ技術による浅い露光（弱い露光）をフォ
トレジスト膜（２８）上の全面に施し、開口部の長さｌ
、が０．１μｍとなる程度にフォトレジスト膜（２８）
を膜減りさせる。これによって、第１のサイドウオール
（２４ｍ）の上端部がフォトレジスト膜（２８）より突
き出しｔこ状態になる。

その後、第１のサイドウオール（２４ｍ）を、例えば弗
酸によるウェットエツチングにより除去すると、第３の
レジストパターン（２９）が形成される。（第１図（１
））。

次に、ＧａＡｓ基板（１）上の全面に、ゲートメタルＪ
！１（３０）、例えばチタン（Ｔｉ）アルミニウム（Ａ
Ｉ）の順に蒸着する。（第１図（、）　）。

次に、リフトオフ法によって、第３のレジストパターン
（２９）　、および、第３のレジストパターン（２９）
上のゲートメタル層（３０）を除去すると、ゲートメタ
ル層（３０）の一部が残存し、ゲート電極（３１）が形
成される。（第１図（ｎ））。

さらにこの後、所定の処理が行われることによって、Ｆ
ＥＴが完成する。

以上のように構成されるＦＥＴの製造方法では、シリコ
ン酸化膜パターン（２１）と第１および第２のサイドウ
オール（２４ｍ）および（２４ｂ）とをマスクにして、
イオン注入することによって、第１のサイドウオール（
２４ｍ）側に第１のＮ＋型活性層を７ａ）を、第２サイ
ドウオール（２４ｂ）側に第２のＮ１型活性層（７ｂ）
を形成する。その後、第１のサイドウオール（２４ａ）
が形成されていた領域内の、酸化膜パターン（２１）側
の一部にゲート電極（３１）が形成される。

このため、ゲート電極（３１）と第１のＮ＋型活性層を
７ａ）との距離は、ゲート電極（３１）と第２のＮ＋型
活性層を７ｂ）との距離に比べて格段に短くなる。また
、第１のＮ＋＋性層（７ａ）上にソース電極頭が、第２
のＮ＋型活性層を７ｂ）上にドレイン電極（１１）が形
成されるため、高いドレイン耐圧を保ちながら、ソース
抵抗を非常に低くできる。

また、第１および第２のＮ＋型活性層を７ａ）および（
７ｂ）とゲート電極（３０）形成は、双方とも第１およ
び第２のサイドウオール（２４ｍ）および（２４ｂ）の
パターンを利用しているため、マスク合わせによる位置
ずれなしに、自己整合的に形成される。そのため、ゲー
ト電極（３１）を、ソース叫・ドレイン（１１）間で正
確にオフセットする事が可能となる。

また、ゲート電極（３１）の幅は約０．１μｍで、光露
光の技術では不可能な、微細ゲート長のゲート電極（３
１）が形成される。

なお、上記実施例では、第１および第２のサイドウオー
ル（２４ａ）および（２４ｂ）形成時にＳｉＮ膜（２２
）とＳｉＯ膜（２３）の２層構造としｔこが、これは、
ＳｉＯパターン（２１）をウエッ１−エツチングで除去
するときの、エツチング耐性を上げる為のもので、Ｓｉ
Ｏパターン（２１）のＳｉＯ膜よりも、第１および第２
のサイドウオール（２４ｍ）および（２４ｂ）用のＳｉ
Ｏ膜（２３）のウェットエツチングのエツチングレート
が小さく、選択比の大きい膜質のものであれば、ＳｉＮ
膜（２２）がなくてもよい。

また、上記実施例では、ＳｉＯパターン（２１）の膜厚
は３０００　であったが、第１および第２のサイドウ＊
　−ル（２４ｍ）および（２４ｂ）の幅は、ＳｉＯパタ
ーン（２１）の膜厚の約２７３となる為、ＳｉＯパター
ン（２１）の輻および膜厚を適宜設定することによって
、ゲート電極（３１）と第１のＮ＋型活性層（７ａ）と
の距離、および、ゲート電極（３１）と第２のＮ＋型活
性層を７ｂ）との距離は、独立して任意に設定できる。

〔発明の効果〕 以上詳述したように、この発明によれば、ＦＥＴのゲー
ト電極とソース電極が形成されている第１のＮ＋型活性
層をの距離を、ゲート電極とドレイン電極が形成されて
いる第２のＮ＋型活性層をの距離に比べて、格段に短く
製造するようにしたため、高いドレイン耐圧を保ちなが
ら、ソース抵抗を非常に低（できる。また、ソース抵抗
の低減により、低雑音化、および相互コンダクタンス（
ｇＩｌｌ）の向上により利得の向上したＦＥＴｊｅ１１
４ろことができる。

さらに、この発明によれば、微細ゲー１−幅のゲ−）ｆ
ｌ極をソース・ドレイン間で正確にオフセットすること
が可能になる。

【図面の簡単な説明】

第１図（ａ）〜（ｎ）は、この発明の一実施例によろＦ
ＥＴの主要製造工程を示す断面図、第２図（＆）〜ｆｈ
）は、従来のＦＥＴの主要製造工程を示す断面図である
。 図におイテ、（１）はＧａＡｓ基板、（２）はＮ型活性
層、（７ａ）は第１のＮ＋型活性層を（７ｂ）は第２の
Ｎ＋型活性層を００）はソース電極、（１１）はドレイ
ン電極、（２１）はシリコン酸化膜パターン、（２４ａ
）は第１のサイドウオール、（２４ｂ）は第２のサイド
ウオール、（２９）は第３のレジストパターン、（３１
）はゲート電極である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　半導体基板上にＮ型活性層を形成する工程と、上記Ｎ
   型活性層上の所定領域に絶縁膜パターンを形成する工程
   と、上記絶縁膜パターンの第１および第２のサイドウォ
   ールを形成する工程と、上記絶縁膜パターンと第１およ
   び第２のサイドウォールとをマスクにしてイオン注入す
   ることにより、第１のサイドウォール側に第１のＮ＾＋
   型活性層を、第２のサイドウォール側に第２のＮ＾＋型
   活性層を形成する工程と、上記第１のサイドウォールを
   残して、上記絶縁膜パターンと第２のサイドウォールを
   除去する工程と、上記第１のＮ＾＋型活性層上にソース
   電極を、上記第２のＮ＾＋型活性層上にドレイン電極を
   形成する工程と、上記第１のサイドウォールが形成され
   た半導体基板上を感光性樹脂膜で被覆した後、上記第１
   のサイドウォールの上端部が上記感光性樹脂膜より所望
   の量露出するまで感光性樹脂膜を膜減りさせる工程と、
   上記第１のサイドウォールを除去して、感光性樹脂膜パ
   ターンを形成する工程と、上記感光性樹脂膜パターンを
   用いて、ゲート電極を形成する工程とを有することを特
   徴とする半導体装置の製造方法。