JP3597458B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3597458B2 JP3597458B2 JP2000324462A JP2000324462A JP3597458B2 JP 3597458 B2 JP3597458 B2 JP 3597458B2 JP 2000324462 A JP2000324462 A JP 2000324462A JP 2000324462 A JP2000324462 A JP 2000324462A JP 3597458 B2 JP3597458 B2 JP 3597458B2
- Authority
- JP
- Japan
- Prior art keywords
- field
- effect transistor
- channel
- mask
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、更に詳しくは、同一半導体基板上にピンチオフ電圧が互いに異なる2以上の電界効果トランジスタを備えた半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
移動体通信用マイクロウェーブモノリシックIC(MMIC)には、化合物半導体電界効果トランジスタが多く用いられている。近年では、MMICの多機能化および多回路構成化に対応するため、ピンチオフ電圧が互いに異なる2以上の電界効果トランジスタを同一半導体基板上に形成することが要求されている。そのための形成方法としては、次に述べるような2種類の方法が採用されている。
【0003】
図4は、第1の方法を説明するための工程断面図である。まず、フォトリソグラフィー技術を用いたイオン注入により、半導体基板11内に、第1および第2の電界効果トランジスタのチャンネル15aおよび15bと、ソース16aおよび16bと、ドレイン17aおよび17bを形成する。このとき、第1の電界効果トランジスタのチャンネル15aと、第2の電界効果トランジスタのチャンネル15bとは、不純物濃度が同等となるように調整する。続いて、絶縁膜12を堆積させた後、リフトオフ法により、ソース電極13aおよび13bと、ドレイン電極14aおよび14bとを形成する(図4A)。次に、第2の電界効果トランジスタのチャンネル15b上に存在する絶縁膜12を除去した後、リセスエッチにより、第2の電界効果トランジスタのチャンネル15bの厚みを薄くする(図4B)。その後、リフトオフ法により、第1および第2の電界効果トランジスタのゲート電極19aおよび19bを形成する(図4Cおよび図4D)。なお、図4Bおよび4Cにおいて、18はフォトレジストである。このような方法によれば、第1の電界効果トランジスタと第2の電界効果トランジスタとで、チャンネルの厚みを相違させることにより、ピンチオフ電圧を相違させることができる。
【0004】
図5は、第2の方法を説明するための工程断面図である。まず、フォトリソグラフィー技術を用いたイオン注入により、半導体基板21内に、第1および第2の電界効果トランジスタのソース22aおよび22b、ドレイン23aおよび23bを形成する。半導体基板21上にフォトレジスト25を形成し、これを、第2の電界効果トランジスタのチャンネル形成領域上を開口するようにパターニングする。続いて、前記フォトレジスト25を注入マスクとしてイオン注入を行い、第2の電界効果トランジスタのチャンネル24bを形成する(図5A)。次に、前記フォトレジスト25を除去した後、新たにフォトレジスト26を形成し、これを、第1の電界効果トランジスタのチャンネル形成領域上を開口するようにパターニングする。続いて、前記フォトレジスト26を注入マスクとしてイオン注入を行い、第1の電界効果トランジスタのチャンネル24aを形成する(図5B)。各イオン注入におけるドーズ量は、第1の電界効果トランジスタと第2の電界効果トランジスタとで、チャンネルの不純物濃度が相違するように調整される。その後、ソース電極27aおよび27b、ドレイン電極28aおよび28b、ゲート電極29aおよび29bをリフトオフ法により形成する(図5C)。このような方法によれば、第1の電界効果トランジスタと第2の電界効果トランジスタとで、チャンネルの不純物濃度を相違させることにより、ピンチオフ電圧を相違させることができる。
【0005】
【発明が解決しようとする課題】
近年、電界効果トランジスタの相互コンダクタンスを向上させるため、チャンネルの薄層化が要求されている。しかしながら、このような薄いチャンネルが要求される場合、前記第1の方法を採用すると、リセスエッチ量に対するピンチオフ電圧の変化量が非常に大きくなる。例えば、チャネンル厚を10nm以下とする場合、僅か1nm程度のリセスエッチによって、ピンチオフ電圧は約0.1Vも変動する。そのため、前記第1の方法では、特に薄いチャンネルが要求される場合において、ピンチオフ電圧を安定して制御することが困難であるという問題があった。
【0006】
また、前記第2の方法においては、第1および第2の電界効果トランジスタのチャンネル形成を全く別個のイオン注入によって実施するため、イオン注入のばらつきがチャンネルの不純物濃度差に与える影響が大きい。従って、第1および第2の電界効果トランジスタのピンチオフ電圧差を安定して制御することが困難であるという問題があった。
【0007】
本発明は、ピンチオフ電圧が異なる2以上の電界効果トランジスタを含む半導体装置を製造する方法であって、そのピンチオフ電圧およびその差を安定して制御することが可能な製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置の製造方法は、チャンネルの不純物濃度が互いに異なる第1の電界効果トランジスタおよび第2の電界効果トランジスタを、同一半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成し、前記絶縁膜を、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのチャンネルとなる領域上に残存させ、且つ、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのソースおよびドレインを形成する領域上から除去することにより、前記第1の電界効果トランジスタのチャンネルとなる第1のチャンネル形成領域上に第1のマスクを形成し、前記第2の電界効果トランジスタのチャンネルとなる第2のチャンネル形成領域上に第2のマスクを形成する第1工程と、
前記第1工程後、前記第1のマスクおよび前記第2のマスクを注入マスクとして、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのソースおよびドレインを形成する領域にイオンを注入する第2工程と、
前記第2工程後、前記第2のマスクを除去し、前記第1のマスクを注入マスクとして、前記第2の電界効果トランジスタのチャンネルとなる第2のチャンネル形成領域にイオンを注入する第3工程と、
前記第3工程後、前記第1のマスクを除去し、前記第1のチャンネル形成領域および前記第2のチャンネル形成領域にイオンを注入する工程とを含むことを特徴とする。
【0009】
このような製造方法によれば、第1のチャンネルと第2のチャンネルとが、同一のイオン注入を含む工程により形成されるため、イオン注入のばらつきがチャンネルの不純物濃度差に与える影響が比較的小さい。そのため、第1の電界効果トランジスタと第2の電界効果トランジスタとのピンチオフ電圧差を比較的安定して制御することが可能である。
【0010】
また、前記製造方法によれば、前記第1のマスクおよび前記第2のマスクを注入マスクとして、第1の電界効果トランジスタおよび第2の電界効果トランジスタのソースおよびドレインとなる領域にイオンを注入する。そのため、2以上の電界効果トランジスタを含む半導体装置を効率良く製造できる。
【0011】
前記製造方法においては、前記第1のマスクを除去する工程が、ウェットエッチングにより実施されることが好ましい。マスクの除去工程において、半導体基板表面がダメージを受け難いからである。
【0012】
また、前記製造方法においては、前記絶縁膜が、堆積されたシリコン酸化膜またはシリコン窒化膜であることが好ましい。寸法の制御が容易だからである。
【0013】
前記製造方法においては、前記第2のマスクを除去する工程が、ウェットエッチングにより実施されることが好ましい。マスクの除去工程において、半導体基板表面がダメージを受け難いからである。
【0014】
また、前記製造方法においては、前記半導体基板が、GaAs基板であることが好ましい。
【0015】
【発明の実施の形態】
本発明の製造方法により得られる半導体装置は、ピンチオフ電圧が互いに異なる第1の電界効果トランジスタおよび第2の電界効果トランジスタを同一半導体基板上に備えた半導体装置である。
【0016】
第1および第2の電界効果トランジスタは、特に限定するものではないが、例えば、金属−半導体電界効果トランジスタ(MESFET)である。その構造について簡単に説明すると、半導体基板内にソースおよびドレインが形成されており、その両者間にチャンネルが形成されている。ソース上にはソース電極が形成されており、ドレイン上にはドレイン電極が形成されている。また、チャンネル上にはゲート電極が形成されている。なお、「ソース」および「ドレイン」とは、具体的には、ソース電極またはドレイン電極とのオーミックコンタクトを取るために半導体基板内に形成された領域を意味する。
【0017】
図1および図2は、本発明に係る半導体装置の製造方法の一例を示す工程断面図である。以下、この図面を用いて、第1および第2の電界効果トランジスタがMESFETである場合を例に挙げて、本発明の製造方法について説明する。
【0018】
まず、半導体基板1上に絶縁膜2を形成する(図1A)。半導体基板1としては、例えば、GaAs基板を用いることができる。絶縁膜2としては、例えば、シリコン酸化膜、シリコン窒化膜などを使用することが好ましく、これらのなかでも、シリコン酸化膜を使用することが特に好ましい。また、その形成方法としては、例えば、化学気相堆積(CVD)法を採用することができる。また、絶縁膜2の膜厚は、特に限定するものではないが、例えば300nmである。
【0019】
絶縁膜2上にフォトレジスト31を形成し、これをパターニングする。続いて、このフォトレジスト31をマスクとして絶縁膜2をエッチングし、第1および第2の電界効果トランジスタのそれぞれのソースおよびドレインを形成する領域上から、絶縁膜2を除去する。これにより、第1の電界効果トランジスタのチャンネルとなる領域(以下、「第1のチャンネル形成領域」とする。)上には、前記絶縁膜からなる第1のダミーゲート2aが形成され、第2の電界効果トランジスタのチャンネルとなる領域(以下、「第2のチャンネル形成領域」とする。)上には、前記絶縁膜からなる第2のダミーゲート2bが形成される。
【0020】
次に、前記第1のダミーゲート2aおよび第2のダミーゲート2bをマスクとして、n型不純物イオンを注入し、第1の電界効果トランジスタのソース4aおよびドレイン5aと、第2の電界効果トランジスタのソース4bおよびドレイン5bを形成する(図1B)。このときの注入条件は特に限定するものではないが、加速電圧を、例えば70KeVとし、ドーズ量を、例えば5.0×1013cm−3とする。
【0021】
フォトレジスト31を除去した後、新たなフォトレジスト32を形成する。このフォトレジスト32をパターニングして、少なくとも第2のダミーゲート2b上から除去する(図1C)。
【0022】
続いて、前記フォトレジスト32をマスクとしてエッチングを行い、第2のチャンネル形成領域上から第2のダミーゲート2bを除去する(図1D)。エッチング方法については、特に限定するものではないが、例えば、第2のダミーゲート2bがシリコン酸化膜である場合、バッファードフッ酸を用いたウェットエッチングを採用することができる。
【0023】
フォトレジスト32を除去した後、新たなフォトレジスト33を形成する。このフォトレジスト33をパターニングして、少なくとも第1のダミーゲート2a上と第2のチャンネル形成領域上から除去する。続いて、第1のダミーゲート2aをマスクとして、少なくとも第2のチャンネル形成領域にn型不純物イオンを注入する(図2E)。このイオン注入におけるドーズ量(以下、「d1」とする。)は、所望のピンチオフ電圧差に応じて適宜設定することができ、特に限定するものではないが、例えば4.2×1013cm−3とすることができる。また、加速電圧は、例えば12KeVとすることができる。
【0024】
続いて、前記フォトレジスト33をマスクとしてエッチングを行い、第1のチャンネル形成領域上から第1のダミーゲート2aを除去する。エッチングの方法については、特に限定するものではないが、例えば、第1のダミーゲート2aがシリコン酸化膜である場合、バッファードフッ酸を用いたウェットエッチングを採用することができる。
【0025】
その後、残存するフォトレジスト33をマスクとして、少なくとも第1のチャンネル形成領域および第2のチャンネル形成領域に、n型不純物イオンを注入し、第1の電界効果トランジスタのチャンネル6aおよび第2の電界効果トランジスタのチャンネル6bを形成する(図2F)。このイオン注入におけるドーズ量(以下、「d2」とする。)は、所望のピンチオフ電圧に応じて適宜設定することができ、特に限定するものではないが、例えば0.8×1013cm−3とすることができる。また、加速電圧は、例えば12KeVとすることができる。
【0026】
活性化処理を施した後、金属膜を成膜およびパターニングして、第1の電界効果トランジスタのソース電極7aおよびドレイン電極8aと、第2の電界効果トランジスタのソース電極7bおよびドレイン電極8bとを形成する。続いて、別の金属膜を成膜およびパターニングして、第1の電界効果トランジスタのゲート電極9aと、第2の電界効果トランジスタのゲート電極9bとを形成する(図2G)。ソース電極7aおよび7b、ドレイン電極8aおよび8bとしては、例えば、AuGe/Niの二層膜を使用することができ、ゲート電極9aおよび9bとしては、例えば、Ti/Al/Tiの三層膜を使用することができる。また、各金属膜のの成膜方法としては、例えば、蒸着を採用することができ、パターニング方法としては、例えば、リフトオフ法を採用することができる。
【0027】
上記製造方法により、第1の電界効果トランジスタと第2の電界効果トランジスタとで、チャンネルの不純物濃度を相違させることができ、その結果、両者のピンチオフ電圧を相違させることができる。
【0028】
例えば、上記製造方法において、ドーズ量d1を4.2×1013cm−3とし、ドーズ量d2を0.8×1013cm−3とした場合、第1の電界効果トランジスタのピンチオフ電圧を−0.6Vとし、第2の電界効果トランジスタのピンチオフ電圧を−0.3Vとすることができる。なお、上記値は、活性化処理を電気炉で820℃、20分間の条件で実施した場合において得られる値を例示したものである。
【0029】
また、上記製造方法においては、ドーズ量d1とd2との比率を変化させることにより、第1の電界効果トランジスタと第2の電界効果トランジスタとのピンチオフ電圧差を変化させることができる。図3は、上記製造方法において、ドーズ量d1およびd2を種々変化させて、第1の電界効果トランジスタと第2の電界効果トランジスタとのピンチオフ電圧差を測定した結果を示す図である。なお、図3の結果は、活性化処理を電気炉で820℃、20分間の条件で実施した場合において得られる結果を例示したものである。
【0030】
更に、上記製造方法においては、第1および第2の電界効果トランジスタのチャンネルにおける不純物濃度差の調整が比較的容易である。従って、第1および第2の電界効果トランジスタのピンチオフ電圧差を安定して制御することが可能である。その結果、上記製造方法によれば、複数の半導体装置を製造した場合にピンチオフ電圧差のばらつきを小さく、例えば30mV以下に抑えることも可能である。
【0031】
なお、上記説明においては、製造される半導体装置が2個の電界効果トランジスタを含む場合を例に挙げたが、本発明の製造方法はそれに限定されるものではない。例えば、本発明の製造方法は、ピンチオフ電圧が互いに異なる3以上の電界効果トランジスタを含む半導体装置の製造に適用することも可能である。
【0032】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、ピンチオフ電圧が互いに異なる2以上の電界効果トランジスタを同一半導体基板上に形成することが可能であり、且つ、その電界効果トランジスタのピンチオフ電圧差を比較的安定して制御することが可能である。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法の一例を説明するための工程断面図である。
【図2】本発明の半導体装置の製造方法の一例を説明するための工程断面図である。
【図3】図1および図2に示す製造方法において、ドーズ量d1およびd2を変化させた場合の、第1の電界効果トランジスタと第2の電界効果トランジスタとのピンチオフ電圧差を測定した結果を示す図である。
【図4】従来の半導体装置の製造方法を説明するための工程断面図である。
【図5】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
1,11,21 半導体基板
2,12 絶縁膜
2a,2b ダミーゲート
31,32,33,18,25,26 フォトレジスト
4a,4b,16a,16b,22a,22b ソース
5a,5b,17a,17b,23a,23b ドレイン
6a,6b,15a,15b,24a,24b チャンネル
7a,7b,13a,13b,27a,27b ソース電極
8a,8b,14a,14b,28a,28b ドレイン電極
9a,9b,19a,19b,29a,29b ゲート電極
Claims (5)
- チャンネルの不純物濃度が互いに異なる第1の電界効果トランジスタおよび第2の電界効果トランジスタを、同一半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成し、前記絶縁膜を、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのチャンネルとなる領域上に残存させ、且つ、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのソースおよびドレインを形成する領域上から除去することにより、前記第1の電界効果トランジスタのチャンネルとなる第1のチャンネル形成領域上に第1のマスクを形成し、前記第2の電界効果トランジスタのチャンネルとなる第2のチャンネル形成領域上に第2のマスクを形成する第1工程と、
前記第1工程後、前記第1のマスクおよび前記第2のマスクを注入マスクとして、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタのソースおよびドレインを形成する領域にイオンを注入する第2工程と、
前記第2工程後、前記第2のマスクを除去し、前記第1のマスクを注入マスクとして、前記第2の電界効果トランジスタのチャンネルとなる第2のチャンネル形成領域にイオンを注入する第3工程と、
前記第3工程後、前記第1のマスクを除去し、前記第1のチャンネル形成領域および前記第2のチャンネル形成領域にイオンを注入する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1のマスクの除去が、ウェットエッチングにより実施される請求項1に記載の半導体装置の製造方法。
- 前記第2のマスクの除去が、ウェットエッチングにより実施される請求項1または2に記載の半導体装置の製造方法。
- 前記絶縁膜が、堆積されたシリコン酸化膜またはシリコン窒化膜である請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記半導体基板が、GaAs基板である請求項1〜4のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000324462A JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000324462A JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002134703A JP2002134703A (ja) | 2002-05-10 |
JP3597458B2 true JP3597458B2 (ja) | 2004-12-08 |
Family
ID=18801992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000324462A Expired - Fee Related JP3597458B2 (ja) | 2000-10-24 | 2000-10-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3597458B2 (ja) |
-
2000
- 2000-10-24 JP JP2000324462A patent/JP3597458B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002134703A (ja) | 2002-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6573134B2 (en) | Dual metal gate CMOS devices and method for making the same | |
JPH022142A (ja) | 電界効果トランジスタ及びその製造方法 | |
KR20210075164A (ko) | 트랜지스터 제조 방법 및 게이트 올 어라운드 디바이스 구조 | |
JP3597458B2 (ja) | 半導体装置の製造方法 | |
JP2664527B2 (ja) | 半導体装置 | |
JPH04162635A (ja) | 半導体装置の製造方法 | |
JPS63291476A (ja) | 半導体装置の製造方法 | |
JPS6323366A (ja) | 電界効果トランジスタの製造方法 | |
JPS6112079A (ja) | 半導体素子の製造方法 | |
JPH02181440A (ja) | 電界効果トランジスタの製造方法 | |
JPS62115782A (ja) | 半導体装置の製造方法 | |
JPH04137737A (ja) | 半導体装置の製造方法 | |
KR100266560B1 (ko) | 박막트랜지스터제조방법 | |
KR20030056339A (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
JPH01223770A (ja) | 化合物半導体装置の製造方法 | |
JPS6163063A (ja) | 半導体装置の製造方法 | |
JPH09223702A (ja) | 電界効果トランジスタの製造方法 | |
JPS6281763A (ja) | 半導体装置の製造方法 | |
JPS62183564A (ja) | 半導体装置の製造方法 | |
JPH02181439A (ja) | 電界効果トランジスタの製造方法 | |
JPH02159733A (ja) | 電界効果トランジスタの製造方法 | |
JPH0427128A (ja) | 半導体装置の製造方法 | |
JPH03286538A (ja) | 半導体装置の製造方法 | |
JPS62243372A (ja) | 半導体装置の製造方法 | |
JPS60254668A (ja) | 接合型電界効果型半導体装置の製法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040305 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040827 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040908 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |