JPH02159733A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02159733A JPH02159733A JP31596488A JP31596488A JPH02159733A JP H02159733 A JPH02159733 A JP H02159733A JP 31596488 A JP31596488 A JP 31596488A JP 31596488 A JP31596488 A JP 31596488A JP H02159733 A JPH02159733 A JP H02159733A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関するもの
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。
ＭＥＳＦＥＴにおいては、ドレイン側のｎ＋層とゲート
電極との間隔を、ソース側のｎ＋とゲト電極との間隔よ
りも広くし、これによって直列抵抗値を小さい値に保持
したままでドレイン耐圧を高くすることにより、ドレイ
ンコンダクタンスを低くしたものが考えられている。か
かる非対称構造のＭＥＳＦＥＴの製造方法として、例え
ば多層構造のダミーゲートを用いたものや、非対称の逆
側壁を用いものが２既に公知となっている。特開昭６１
−１９４７８１号公報に記載された製造方法は前者の１
例であり、特開昭６２−７２１７６号公報に記載された
製造方法は後者の１例である。
電極との間隔を、ソース側のｎ＋とゲト電極との間隔よ
りも広くし、これによって直列抵抗値を小さい値に保持
したままでドレイン耐圧を高くすることにより、ドレイ
ンコンダクタンスを低くしたものが考えられている。か
かる非対称構造のＭＥＳＦＥＴの製造方法として、例え
ば多層構造のダミーゲートを用いたものや、非対称の逆
側壁を用いものが２既に公知となっている。特開昭６１
−１９４７８１号公報に記載された製造方法は前者の１
例であり、特開昭６２−７２１７６号公報に記載された
製造方法は後者の１例である。
しかしながら前述の方法では、例えば非対称ダミーゲー
ト構造の製法が複雑であり、あるいは側壁の形成の再現
性が悪い等の解決すべき課題があった。
ト構造の製法が複雑であり、あるいは側壁の形成の再現
性が悪い等の解決すべき課題があった。
本発明に係る電界効果トランジスタの製造方法は、あら
かじめ動作層か形成された半導体基板上にレジスＩ・膜
および第１絶縁膜を順次に積層し、下層のレジスト膜の
パターン幅よりも上層の第１絶縁膜のパターン幅が大き
くなった断面路Ｔ字型の２層構造パターンを形成する第
１の工程と、２層構造パターンをマスクとして不純物を
高濃度に注入し、半導体基板にソースおよびドレイン領
域を形成する第２の工程と、第１絶縁膜と異なる材料の
第２絶縁膜を形成し、２層構造パターンの側壁部の第２
絶縁膜を選択的に除去する第３の工程と、２層構造パタ
ーンをマスクとしてソース領域側の斜め上方向から第２
絶縁膜を例えば反応性イオンエツチング法を用いて除去
する第４の工程と、高融点金属からなるゲート電極材料
膜を例えばスパッタ法で形成し、２層構造パターンをマ
スクとしてほぼ直上方向からゲート電極材料膜を例えば
反応性イオンエツチング法で除去する第５の工程とを備
えることを特徴とする。
かじめ動作層か形成された半導体基板上にレジスＩ・膜
および第１絶縁膜を順次に積層し、下層のレジスト膜の
パターン幅よりも上層の第１絶縁膜のパターン幅が大き
くなった断面路Ｔ字型の２層構造パターンを形成する第
１の工程と、２層構造パターンをマスクとして不純物を
高濃度に注入し、半導体基板にソースおよびドレイン領
域を形成する第２の工程と、第１絶縁膜と異なる材料の
第２絶縁膜を形成し、２層構造パターンの側壁部の第２
絶縁膜を選択的に除去する第３の工程と、２層構造パタ
ーンをマスクとしてソース領域側の斜め上方向から第２
絶縁膜を例えば反応性イオンエツチング法を用いて除去
する第４の工程と、高融点金属からなるゲート電極材料
膜を例えばスパッタ法で形成し、２層構造パターンをマ
スクとしてほぼ直上方向からゲート電極材料膜を例えば
反応性イオンエツチング法で除去する第５の工程とを備
えることを特徴とする。
本発明によれば、断面路Ｔ字型の対称２層構造パターン
をマスクとしてソースおよびドレイン領域が形成され、
この２層構造パターンのソース領域側のアンダーカット
部にのみゲート電極が形成される。従って、ソース領域
側に偏位したゲート電極を実現できる。
をマスクとしてソースおよびドレイン領域が形成され、
この２層構造パターンのソース領域側のアンダーカット
部にのみゲート電極が形成される。従って、ソース領域
側に偏位したゲート電極を実現できる。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は実施例の製造工程を示す断面図である。
まず、例えばＧａＡｓからなる半導体基板１を用意し、
スピンコード法等でフォトレジスト膜１１を形成してフ
ォトリソグラフィによりパターニングする。そして、こ
のパターニングされたフォトレジスト膜１１を介してｎ
型不純物をイオン注入し、ｎ型の動作層２を形成する（
第１図（ａ）図示）。
スピンコード法等でフォトレジスト膜１１を形成してフ
ォトリソグラフィによりパターニングする。そして、こ
のパターニングされたフォトレジスト膜１１を介してｎ
型不純物をイオン注入し、ｎ型の動作層２を形成する（
第１図（ａ）図示）。
次に、フォトレジスト膜１１をアセトン浸漬あるいはア
ッシングにより除去し、再びスピンコード法でフォトレ
ジスト膜１２を形成し、その上にＣＶＤ法あるいはスパ
ッタ法等により第１絶縁膜２１を形成する。更に、第１
絶縁膜２１の上にスピンコード法で別のフォトレジスト
膜１３を形成し、このフォトレジスト膜１３をフォトリ
ソグラフィでパターニングする。これにより、ＭＥＳＦ
ＥＴのソースおよびドレイン領域に開孔を有するフォト
レジスト膜１３のパターンが得られる（第１図（ｂ）図
示）。
ッシングにより除去し、再びスピンコード法でフォトレ
ジスト膜１２を形成し、その上にＣＶＤ法あるいはスパ
ッタ法等により第１絶縁膜２１を形成する。更に、第１
絶縁膜２１の上にスピンコード法で別のフォトレジスト
膜１３を形成し、このフォトレジスト膜１３をフォトリ
ソグラフィでパターニングする。これにより、ＭＥＳＦ
ＥＴのソースおよびドレイン領域に開孔を有するフォト
レジスト膜１３のパターンが得られる（第１図（ｂ）図
示）。
次に、フォトレジスト膜１３をマスクとし第１絶縁膜２
１を反応性イオンエツチング（ＲＩ Ｅ）法等により除
去し、ソースおよびドレイン領域のフォトレジスト膜１
２を露出させる。しかる後、ＲＩＥ法の条件を変えてフ
ォトレジスト膜１２およびフォトレジスト膜１３をエツ
チングする。このとき、フォトレジスト膜１２について
は第１絶縁膜２１に対して一定範囲でアンダーカットさ
れるようにする。これにより、左右対称の断面路Ｔ字型
の２層構造パターン３０を得ることができる（第１図（
Ｃ）図示）。
１を反応性イオンエツチング（ＲＩ Ｅ）法等により除
去し、ソースおよびドレイン領域のフォトレジスト膜１
２を露出させる。しかる後、ＲＩＥ法の条件を変えてフ
ォトレジスト膜１２およびフォトレジスト膜１３をエツ
チングする。このとき、フォトレジスト膜１２について
は第１絶縁膜２１に対して一定範囲でアンダーカットさ
れるようにする。これにより、左右対称の断面路Ｔ字型
の２層構造パターン３０を得ることができる（第１図（
Ｃ）図示）。
次に、この２層構造パターン３０をマスクとして、ｎ型
不純物を高濃度にイオン注入し、ソース領域３およびド
レイン領域４を形成する。このとき、ソース領域３とド
レイン領域４の間隔は、２層構造パターン３０をなす第
１絶縁膜２１のバタン幅と略一致している（第１図（ｄ
）図示）。
不純物を高濃度にイオン注入し、ソース領域３およびド
レイン領域４を形成する。このとき、ソース領域３とド
レイン領域４の間隔は、２層構造パターン３０をなす第
１絶縁膜２１のバタン幅と略一致している（第１図（ｄ
）図示）。
次に、スパッタ法を用いて全面に第２絶縁膜２２を形成
する。ここで、第２絶縁膜２２の材料としてはＳｉＯ、
ＳｉＮ なとの各種のものをｘ 用いることができるが、第１絶縁膜２１とは異なる材料
のものとする。スパッタ法により形成される第２絶縁膜
２２は、いわゆる「付き回り」が良いため、半導体基板
１および第１絶縁膜２１の上面たけでなく、２層構造パ
ターン３０の側壁やアンダーカット部にも形成される（
第１図（ｅ）図示）。ところが、２層構造パターン３０
の側壁なとに形成される第２絶縁膜２２は膜質が悪いた
め、エツチングが容易にできる。そこで、ウェットエツ
チングを所定の時間だけ施すと、２層構造パターン３０
の側壁およびアンダーカット部の第２絶縁膜２２を選択
的に除去できる（第１図（ｆ）図示）。
する。ここで、第２絶縁膜２２の材料としてはＳｉＯ、
ＳｉＮ なとの各種のものをｘ 用いることができるが、第１絶縁膜２１とは異なる材料
のものとする。スパッタ法により形成される第２絶縁膜
２２は、いわゆる「付き回り」が良いため、半導体基板
１および第１絶縁膜２１の上面たけでなく、２層構造パ
ターン３０の側壁やアンダーカット部にも形成される（
第１図（ｅ）図示）。ところが、２層構造パターン３０
の側壁なとに形成される第２絶縁膜２２は膜質が悪いた
め、エツチングが容易にできる。そこで、ウェットエツ
チングを所定の時間だけ施すと、２層構造パターン３０
の側壁およびアンダーカット部の第２絶縁膜２２を選択
的に除去できる（第１図（ｆ）図示）。
次に、ＲＩＥ法を用いて第２絶縁膜２２を選択的に除去
する。ここで、ＲＩＥは第１図（ｇ）に矢印で示すよう
に、ソース領域３側の斜め上方向から行なう。このよう
にすると、２層構造パターン３０のドレイン領域４側に
おいて第２絶縁膜２２が残存することになる。また、第
１絶縁膜２］と第２絶縁膜２２のエツチングレートの比
を大きくするのは容易であるから、第１絶縁膜２１はほ
とんどエツチングされないようにできる（第１図（ｇ）
図示）。
する。ここで、ＲＩＥは第１図（ｇ）に矢印で示すよう
に、ソース領域３側の斜め上方向から行なう。このよう
にすると、２層構造パターン３０のドレイン領域４側に
おいて第２絶縁膜２２が残存することになる。また、第
１絶縁膜２］と第２絶縁膜２２のエツチングレートの比
を大きくするのは容易であるから、第１絶縁膜２１はほ
とんどエツチングされないようにできる（第１図（ｇ）
図示）。
次に、スパッタ法により高融点金属からなるゲト電極材
料膜４１を堆積する。前述の通り、スパッタ法は「付き
回り」が良いので、２層構造パターン３０のアンダーカ
ット部にもゲート電極材料膜４１が堆積される（第１図
（ｈ）図示）。この状態で、ＲＩＥ法を用いてゲート電
極材料膜４１を選択的に除去する。ここで、ＲＩＥは第
１図（ｉ）に矢印で示すように、半導体基板１の直上方
向から行なう。このようにすると、ＲＩＥ法によるエツ
チングは指向性が強いので、２層構造パターン３０のア
ンダーカット部にはゲート電極材料膜４１が残されるこ
とになる（第１図（ｉ）図示）。
料膜４１を堆積する。前述の通り、スパッタ法は「付き
回り」が良いので、２層構造パターン３０のアンダーカ
ット部にもゲート電極材料膜４１が堆積される（第１図
（ｈ）図示）。この状態で、ＲＩＥ法を用いてゲート電
極材料膜４１を選択的に除去する。ここで、ＲＩＥは第
１図（ｉ）に矢印で示すように、半導体基板１の直上方
向から行なう。このようにすると、ＲＩＥ法によるエツ
チングは指向性が強いので、２層構造パターン３０のア
ンダーカット部にはゲート電極材料膜４１が残されるこ
とになる（第１図（ｉ）図示）。
次に、フォトレジスト膜１２、第１絶縁膜２１および＄
２絶縁［２２を除去すると、第１図（ｊ）のようにソー
ス領域３に偏位したゲート電極ゲート電極材料膜４１を
実現できる。なお、ドレイン領域４の反対側にもゲート
電極材料膜４１が残ることになる（図中に点線４１−で
示す）が、特性上は何ら影響のないものである。最後に
、ＡＳＨ３等零囲気中で８００℃のアニールを行なって
イオン注入領域を活性化し、リフトオフ法を用いてソー
ス領域３およびドレイン領域４にオーミック接触する電
極５を形成すると、自己整合プロセスによる第１図（ｋ
）のＭＥＳＦＥＴか得られる。
２絶縁［２２を除去すると、第１図（ｊ）のようにソー
ス領域３に偏位したゲート電極ゲート電極材料膜４１を
実現できる。なお、ドレイン領域４の反対側にもゲート
電極材料膜４１が残ることになる（図中に点線４１−で
示す）が、特性上は何ら影響のないものである。最後に
、ＡＳＨ３等零囲気中で８００℃のアニールを行なって
イオン注入領域を活性化し、リフトオフ法を用いてソー
ス領域３およびドレイン領域４にオーミック接触する電
極５を形成すると、自己整合プロセスによる第１図（ｋ
）のＭＥＳＦＥＴか得られる。
なお、上記実施例の方法に従うと、ゲート電極とソース
領域の間隔が零になる。この間に適当なオフセットが必
要な場合には、例えば第１図（ｉ）の工程において、ゲ
ート電極材料膜をＲＩＥ法でエツチングする際に、所定
量だけアンダーカットすればよい。この場合には、第１
図（Ｃ）の工程におけるレジスト膜のアンダーカットを
、上記オフセット量たけ余分にとればよい。
領域の間隔が零になる。この間に適当なオフセットが必
要な場合には、例えば第１図（ｉ）の工程において、ゲ
ート電極材料膜をＲＩＥ法でエツチングする際に、所定
量だけアンダーカットすればよい。この場合には、第１
図（Ｃ）の工程におけるレジスト膜のアンダーカットを
、上記オフセット量たけ余分にとればよい。
本発明については、種々の変形が可能である。
例えば、ゲート電極材料膜の被着はスパッタ法に限らず
、「付き回り」のよい形成方法であればいかなるもので
もよい。また、第１図（ｇ）、（ｉ）におけるＲＩＥ法
は、指向性の良い各種のエツチング法、ミリング法に変
更できる。
、「付き回り」のよい形成方法であればいかなるもので
もよい。また、第１図（ｇ）、（ｉ）におけるＲＩＥ法
は、指向性の良い各種のエツチング法、ミリング法に変
更できる。
以上、詳細に説明した通り本発明では、断面路Ｔ字型の
対称２層構造パターンをマスクとしてソースおよびドレ
イン領域が形成され、この２層構造パターンのソース領
域側のアンダーカット部にのみゲート電極が形成される
。従って、ソース領域側に偏位したゲート電極を簡単に
実現できる効果がある。
対称２層構造パターンをマスクとしてソースおよびドレ
イン領域が形成され、この２層構造パターンのソース領
域側のアンダーカット部にのみゲート電極が形成される
。従って、ソース領域側に偏位したゲート電極を簡単に
実現できる効果がある。
第１図は、本発明の実施例を示す製造工程別の素子断面
図である。 １・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、５・・・電極、１１．
１２． １．３・・・フォトレジスト膜、２１・・・第
１絶縁膜、２２・・・第２絶縁膜、３０・・・２層構造
パターン、４１・・・ゲート電極材料膜。 特許出願人 住友電気工業株式会社
図である。 １・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、５・・・電極、１１．
１２． １．３・・・フォトレジスト膜、２１・・・第
１絶縁膜、２２・・・第２絶縁膜、３０・・・２層構造
パターン、４１・・・ゲート電極材料膜。 特許出願人 住友電気工業株式会社
Claims (1)
- 【特許請求の範囲】 １、あらかじめ動作層が形成された半導体基板上にレジ
スト膜および第１絶縁膜を順次に積層し、下層の前記レ
ジスト膜のパターン幅よりも上層の前記第１絶縁膜のパ
ターン幅が大きくなった断面略Ｔ字型の２層構造パター
ンを形成する第１の工程と、 前記２層構造パターンをマスクとして不純物を高濃度に
注入し、前記半導体基板にソースおよびドレイン領域を
形成する第２の工程と、 前記第１絶縁膜と異なる材料の第２絶縁膜を形成し、前
記２層構造パターンの側壁部の前記第２絶縁膜を選択的
に除去する第３の工程と、 前記２層構造パターンをマスクとして前記ソース領域側
の斜め上方向から前記第２絶縁膜を除去する第４の工程
と、 高融点金属からなるゲート電極材料膜を形成し、前記２
層構造パターンをマスクとしてほぼ直上方向から前記ゲ
ート電極材料膜を除去する第５の工程と、 を備えることを特徴とする電界効果トランジタスの製造
方法。 ２、前記第４の工程は、斜め上方向からの反応性イオン
エッチングで前記第２絶縁膜を除去する工程である請求
項１記載の電界効果トランジスタの製造方法。 ３、前記第５の工程は、スパッタ法で前記ゲート電極材
料膜を形成し、ほぼ直上方向からの反応性イオンエッチ
ングで前記ゲート電極材料膜を除去する工程である請求
項１記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31596488A JPH02159733A (ja) | 1988-12-14 | 1988-12-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31596488A JPH02159733A (ja) | 1988-12-14 | 1988-12-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159733A true JPH02159733A (ja) | 1990-06-19 |
Family
ID=18071706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31596488A Pending JPH02159733A (ja) | 1988-12-14 | 1988-12-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159733A (ja) |
-
1988
- 1988-12-14 JP JP31596488A patent/JPH02159733A/ja active Pending
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