JPH02181437A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関するもの
で、特にショッ小キーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。

〔従来の技術〕

Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔにおいては、ドレイン側のｎ　
層とゲート電極との間隔を、ソース側のｎ　とゲート電
極との間隔よりも広くし、これによって直列抵抗値を小
さい値に保持したままでドレイン耐圧を高くすることに
より、ドレインコンダクタンスを低くしたものが考えら
れている。かかる非対称構造のＭＥ　Ｓ　Ｆ　ＥＴの製
造方法として、例えば多層構造のダミーゲートを用いた
ものや、非対称の逆側壁を用いものが既に公知となって
いる。特開昭６１−１９４７８１号公報に記載された製
造方法は前者の１例であり、特開昭６２−７２１７６号
公報に記載された製造方法は後者の１例である。

〔発明が解決しようとする課題〕

しかしながら前述の方法では、例えば非対称ダミーゲー
ト構造の製法が複雑であり、あるいは側壁の形成の再現
性が悪い等の解決すべき課題があった。

〔課題を解決するための手段〕

本発明に係る電界効果トランジスタの製造方法は、あら
かじめ動作層が形成された半導体基板上にレジスト膜お
よび絶縁膜を順次に積層し、下層のレジスト膜のパター
ン幅よりも上層の絶縁膜のパターン幅が大きくなった断
面略Ｔ字型の２層構造パターンを形成する第１の工程と
、２層構造パターンをマスクとして不純物を高濃度に注
入し、半導体基板にソースおよびドレイン領域を形成す
る第２の工程と、高融点金属からなるゲート電極材料膜
を例えばスパッタ法で形成する第３の工程と、２層構造
パターンのソース領域側のゲート電極材料膜を被覆する
レジストパターンをマスクとしてゲート電極材料膜を除
去する第４の工程と、レジストパターンを除去し、２層
構造パターンをマスクとしてほぼ直上方向からゲート電
極材料膜を例えば反応性イオンエツチング法で除去する
第５の工程と、２層構造パターンを除去する第６の工程
と備えることを特徴とする。

〔作用〕

本発明によれば、断面略Ｔ字型の２層構造パターンをマ
スクとしてソースおよびドレイン領域が形成され、この
２層構造パターンのソース領域側のアンダーカット部に
のみゲート電極が形成される。従って、ソース領域側に
偏位したゲート電極を実現できる。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は実施例の製造工程を示す断面図である。

まず、例えばＧａＡｓからなる半導体基板１を用意し、
スピンコード法等でフォトレジスト膜１１を形成してフ
ォトリソグラフィによりパターニングする。そして、こ
のパターニングされたフォトレジスト膜１１を介してｎ
型不純物をイオン注入し、ｎ型の動作層２を形成する（
第１図（ａ）図示）。

次に、フォトレジスト膜１１をアセトン浸漬あるいはア
ッシングにより除去し、再びスピンコード法でフォトレ
ジスト膜１２を形成し、その上にＣＶＤ法あるいはスパ
ッタ法等によりＳ　ｉｏ　２　。

ＳｉＮ　　などの絶縁膜２１を形成する。更に、絶縁膜
２１の上にスピンコード法で別のフォトレジスト膜１３
を形成し、このフォトレジスト膜１３をフォトリソグラ
フィでパターニングする。これにより、ＭＥＳＦＥＴの
ソースおよびドレイン領域に開孔を有するフォトレジス
ト膜１３のパターンが得られる（第１図（ｂ）図示）。

次に、フォトレジスト膜１３をマスクとして絶縁膜２１
を反応性イオンエツチング（ＲＩ　Ｅ）法等により除去
し、ソースおよびドレイン領域のフォトレジスト膜１２
を露出させる。しかる後、Ｒ２Ｈ法の条件を変えてフォ
トレジスト膜１２およびフォトレジスト膜１３をエツチ
ングする。このとき、フォトレジスト膜１２については
絶縁膜２１に対して一定範囲でアンダーカットされるよ
うにする。これにより、左右対称の断面略Ｔ字型の２層
構造パターン３０を得ることができる（第１図（ｃ）図
示）。

次に、この２層構造パターン３０をマスクとして、ｎ型
不純物を高濃度にイオン注入し、ソース領域３およびド
レイン領域４を形成する。このとき、ソース領域３とド
レイン領域４の間隔は、２層構造パターン３０をなす絶
縁膜２１のパターン幅と略一致している（第１図（ｄ）
図示）。

次に、スパッタ法により高融点金属からなるゲート電極
材料膜４１を堆積する。ここで、スパッタ法はいわゆる
「付き回り」が良いので、２層構造パターン３０のアン
ダーカット部にもゲート電極材料膜４１が堆積される（
第１図（ｅ）図示）。

しかる後、スピンコード法で全面にフォトレジストを塗
布し、フォトリソグラフィを用いて２層構造パターン３
０のソース領域３側の近傍を被覆するレジスト膜１４を
形成する（第１図（ｆ）図示）。そして、ＲＩＥ等によ
りゲート電極材料膜４１をエツングすると、２層構造パ
ターン３０のドレイン４側のアンダーカット部のゲート
電極材料膜４１が除去される（第１図（ｇ）図示）。そ
こで、レジスト膜１４を除去し、この状態でＲＩＥ法を
用いてゲート電極材料膜４１を選択的に除去する。ここ
で、ＲＩＥは第１図（ｈ）に矢印で示すように、半導体
基板１の直上方向から行なう。

このようにすると、ＲＩＥ法によるエツチングは指向性
が強いので、２層構造パターン３０のソース領域３側の
アンダーカット部にはゲート電極材料膜４１が残される
ことになる（第１図（ｈ）図示）。

次に、フォトレジスト膜１２および絶縁膜２１を除去す
ると、第１図（ｉ）のようにソース領域３に偏位したゲ
ート電極材料膜４１を実現できる。

最後に、Ａ　ｓ　Ｈａ等零囲気中で８００℃のアニール
を行なってイオン注入領域２，３．４を活性化し、リフ
トオフ法を用いてソース領域３およびドレイン領域４に
オーミック接触する電極５を形成すると、自己整合プロ
セスによる第１図（ｊ）のＭＥＳＦＥＴが得られる。

なお、上記実施例の方法に従うと、ゲート電極とソース
領域の間隔が零になる。この間に適当なオフセットが必
要な場合には、例えば第１図（ｈ）の工程において、ゲ
ート電極材料膜をＲＩＥ法でエツチングする際に、所定
量だけアンダーカットすればよい。この場合には、第１
図（Ｃ）の工程におけるレジスト膜のアンダーカットを
、上記オフセット量だけ余分にとればよい。

本発明については、種々の変形が可能である。

例えば、ゲート電極材料膜の波性はスパッタ法に限らず
、「付き回り」のよい形成方法であればいかなるもので
もよい。また、第１図（ｈ）におけるＲＩＥ法は、指向
性の良い各種のエツチング法、ミリング法に変更できる
。

〔発明の効果〕

以上、詳細に説明した通り本発明では、断面略Ｔ字型の
２層構造パターンをマスクとしてソースおよびドレイン
領域が形成され、この２層構造パターンのソース領域側
のアンダーカット部にのみゲート電極が形成される。従
って、ソース領域側に偏位したゲート電極を簡単に実現
できる効果がある。

【図面の簡単な説明】

第１図は、本発明の実施例を示す製造工程別の素子断面
図である。 １・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、５・・・電極、１１，１
２．１３・・・フォトレジスト膜、２１・・・絶縁膜、
３０・・・２層構造パターン、４１・・・ゲート電極材
料膜。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹第 図（１） 製這工程 （２／３　） 第１図（２）

Claims (1)

1. 【特許請求の範囲】 １、あらかじめ動作層が形成された半導体基板上にレジ
   スト膜および絶縁膜を順次に積層し、下層の前記レジス
   ト膜のパターン幅よりも上層の前記絶縁膜のパターン幅
   が大きくなった断面略Ｔ字型の２層構造パターンを形成
   する第１の工程と、前記２層構造パターンをマスクとし
   て不純物を高濃度に注入し、前記半導体基板にソースお
   よびドレイン領域を形成する第２の工程と、 少なくとも前記２層構造パターンの側壁部に高融点金属
   からなるゲート電極材料膜を形成する第３の工程と、 前記２層構造パターンのソース領域側のゲート電極材料
   膜を被覆するレジストパターンを形成しこれをマスクと
   して前記ゲート電極材料膜を除去する第４の工程と、 前記レジストパターンを除去し、前記２層構造パターン
   をマスクとしてほぼ直上方向から前記ゲート電極材料膜
   を除去する第５の工程と、 前記２層構造パターンを除去する第６の工程とを備える
   ことを特徴とする電界効果トランジスタの製造方法。 ２、前記第３の工程は、スパッタ法で前記ゲート電極材
   料膜を形成する工程である請求項１記載の電界効果トラ
   ンジスタの製造方法。 ３、前記第５の工程は、ほぼ直上方向からの反応性イオ
   ンエッチングで前記ゲート電極材料膜を除去する工程で
   ある請求項１記載の電界効果トランジスタの製造方法。