JPH02181439A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関するもの
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。

〔従来の技術〕

ＭＥＳＦＥＴにおいては、ドレイン側のｎ　層とゲート
電極との間隔を、ソース側のｎ＋層とゲート電極との間
隔よりも広くし、これによって直列抵抗値を小さい値に
保持したままでドレイン耐圧を高くすることにより、ド
レインコンダクタンスを低くしたものが考えられている
。かかる非対称構造のＭＥＳＦＥＴの製造方法として、
例えば多層構造のダミーゲートを用いたものが既に公知
となっている（特開昭６１−１９４７８１号公報）。

〔発明が解決しようとする課題〕

しかしながら前述の方法では、非対称ダミーゲート構造
の製造が複雑であり、再現性が悪い等の解決すべき課題
があった。

〔課題を解決するための手段〕

本発明に係る電界効果トランジスタの製造方法は、あら
かじめ動作層が形成された半導体基板上に高融点金属か
らなるゲート電極を形成する第１の工程と、ゲート電極
のドレイン領域側の側壁で広く、ソース領域側の側壁で
狭くなった側壁無機材料膜を形成する第２の工程と、ゲ
ート電極およびその側壁無機材料膜をマスクとして不純
物を高濃度に注入し、半導体基板にソースおよびドレイ
ン領域を形成する第３の工程とを備えることを特徴とす
る。

また、本発明に係る製造方法は、あらかじめ動作層が形
成された半導体基板上に高融点金属からなるゲート電極
を形成する第１の工程と、第１の無機材料膜を彼むした
後に反応性イオンエツチング法等でエツチングし、ゲー
ト電極の側壁に第１の無機材料膜を残存させる第２の工
程と、ゲート電極のドレイン領域側の第１の無機材料膜
を被覆するレジストパターンを形成し、このレジストパ
ターンをマスクとして第１の無機材料膜を選択的に除去
してゲート電極のドレイン領域側に第１の無機材料膜を
残存させる第３の工程と、第２の無機材料膜を被着した
後に反応性イオンエツチング法等でエツチングし、ゲー
ト電極のソース領域側に第１の無機材料膜、ドレイン領
域側に第１および第２の無機材料膜を残存させ、非対称
構造とする第４の工程と、この非対称構造の無機材料膜
およびゲート電極をマスクとして不純物を高濃度に注入
し、半導体基板にソースおよびドレイン領域を形成する
第５の工程とを備えることを特徴とする。

〔作用〕

本発明によれば、ゲート電極のソース領域側の側壁には
無機材料膜が狭く、ドレイン領域側の側壁には広く形成
され、この非対称構造の無機材料膜およびゲート電極を
マスクとしたイオン注入によりソース・ドレイン領域が
形成される。従って、ソース領域側に偏位したゲート電
極を実現できる。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は実施例の製造工程を示す断面図である。

まず、例えばＧａ　Ａｓからなる半導体基板１を用意し
、スピンコード法等でフォトレジスト膜１１を形成して
フォトリソグラフィによりパターニングする。そして、
このパターニングされたフォトレジスト膜１１を介して
ｎ型不純物をイオン注入し、ｎ型の動作層２を形成する
（第１図（ａ）図示）。

次に、フォトレジスト膜１１をアセトン浸漬あるいはア
ッシングにより除去し、真空蒸着法あるいはスパッタ法
等で高融点金属からなるゲート電極材料膜４１を被着し
、その上にスピンコード法等で別のレジスト膜１２を塗
付する。そして、このレジスト膜１２をパターニングし
てゲート領域上にレジスト膜１２を残存させる（第１図
（ｂ）図示）。しかる後、このレジスト膜１２をマスク
としてゲート電極材料膜４１を反応性イオンエツチング
（ＲＩ　Ｅ）法等で選択的に除去すると、高融点金属か
らなるゲート電極４２が形成される。

次に、プラズマＣＶＤ法あるいはスパッタ法を用いて、
ＳＩＯ，Ｓ！Ｎ　　等からなる第１無機ｘ 材料膜２１を被着しく第１図（ｃ）図示）、ＲＩＥ等に
より第１無機材料膜２１をエツチングする。すると、第
１図（ｄ）に示すように、ゲート電極４２の側壁に第１
無機材料膜２１が残存することになる。

次に、スピンコード法でレジスト膜１３を被着し、フォ
トリソグラフィでバターニングしてゲート電極４２のド
レイン領域側の第１無機材料膜２１を被覆するようにす
る。そして、このレジスト膜１３をマスクとして第１無
機材料膜２１をエツチングすると、ゲート電極４２のド
レイン領域側のみに第１無機材料膜２１が残存すること
になる（第１図（ｅ）図示）。しかる後、レジスト膜１
３をアセトン浸漬あるいはアッシングなどで除去し、プ
ラズマＣＶＤ法やスパッタ法を用いてＳＩＯ，ＳＩＮ　
　等からなる第２無機材料膜ｘ ２２を被着する（第１図（ｆ）図示）。

次に、ＲＩＥ法等で第２無機材料膜２２を除去する。こ
のとき、ＲＩＥはゲート電極４２の側壁に第２無機材料
膜２２が残存する程度に行なう。

すると、第１図（ｇ）に示すように、ゲート電極４２の
ソース領域側の側壁に第２無機材料膜２２が狭く残存し
、ドレイン領域側の側壁に第１無機材料膜２１および第
２無機材料膜２２が広く残存することになる。しかる後
、スピンコード法等でレジスト膜１４を波谷し、フォト
リソグラフィでＦＥＴの形成領域を窓あけし、レジスト
膜１４および非対称構造の無機材料膜２１．２２をマス
クとしてｎ型不純物のイオン注入を行なう。このイオン
注入は高濃度に行なわれ、これによってゲート電極４２
に近接したソース領域３と、ゲート電極から離れたドレ
イン領域４が形成される（第１図（ｈ）図示）。

次に、レジスト膜１４を除去し、Ａ　ｓ　Ｈａ雰囲気中
で８００℃程度のアニールを行ない、イオン注入に２，
３．４を活性化する。しかる後、リフトオフ法によりオ
ーミック電極４５．４６を形成すると、自己整合プロセ
スによりＭＥＳＦＥＴが完成する（第１図（ｉ）図示）
。

〔発明の効果〕

以上、詳細に説明した通り本発明では、ゲート電極のソ
ース領域側の側壁には無機材料膜が狭く、ドレイン領域
側の側壁には広く形成され、この非対称構造の無機材料
膜およびゲート電極をマスクとしたイオン注入により、
ソース・ドレイン領域が形成されることになる。従って
、ソース領域側に偏位したゲート電極ををし、ドレイン
領域を高くしたＭＥＳＦＥＴを簡単に実現できる効果が
ある。

１・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、１１．　１２．　１３−
・・フォトレジスト膜、２１・・・第１無機材料膜、２
２・・・第２無機材料膜、４１・・・ゲート電極材料膜
、４２・・・ゲート電極、４５．４６・・・オーミック
電極。

特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹

【図面の簡単な説明】

第１図は、本発明の実施例を示す製造工程別の素子断面
図である。 裂ｊ！工坦 （＋／３） 図（１） 晒ｌｔ工凧（２／３） 第１図（２）

Claims (1)

1. 【特許請求の範囲】 １、あらかじめ動作層が形成された半導体基板上に高融
   点金属からなるゲート電極を形成する第１の工程と、 前記ゲート電極のドレイン領域側の側壁で広く前記ソー
   ス領域側の側壁で狭くなった側壁無機材料膜を形成する
   第２の工程と、 前記ゲート電極およびその側壁無機材料膜をマスクとし
   て不純物を高濃度に注入し、前記半導体基板にソースお
   よびドレイン領域を形成する第３の工程と、 を備えることを特徴とする電界効果トランジスタの製造
   方法。 ２、あらかじめ動作層が形成された半導体基板上に高融
   点金属からなるゲート電極を形成する第１の工程と、 第１の無機材料膜を被着した後にエッチングし、前記ゲ
   ート電極の側壁に前記第１の無機材料膜を残存させる第
   ２の工程と、 前記ゲート電極のドレイン領域側の前記第１の無機材料
   膜を被覆するレジストパターンを形成し、このレジスト
   パターンをマスクとして前記第１の無機材料膜を選択的
   に除去して前記ゲート電極のドレイン領域側に前記第１
   の無機材料膜を残存させる第３の工程と、 第２の無機材料膜を被着した後にエッチングし、前記ゲ
   ート電極のソース領域側に前記第１の無機材料膜、ドレ
   イン領域側に前記第１および第２の無機材料膜を残存さ
   せる第４の工程と、 前記ゲート電極およびその側壁に残存した前記第１およ
   び第２の無機材料膜をマスクとして不純物を高濃度に注
   入し、前記半導体基板にソースおよびドレイン領域を形
   成する第５の工程と を備えることを特徴とする電界効果トランジスタの製造
   方法。 ３、前記第２および第４の工程におけるエッチングは、
   反応性イオンエッチングである請求項２記載の電界効果
   トランジスタの製造方法。