JPH0260217B2 - - Google Patents
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- JPH0260217B2 JPH0260217B2 JP61262915A JP26291586A JPH0260217B2 JP H0260217 B2 JPH0260217 B2 JP H0260217B2 JP 61262915 A JP61262915 A JP 61262915A JP 26291586 A JP26291586 A JP 26291586A JP H0260217 B2 JPH0260217 B2 JP H0260217B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
Description
Ａ 産業上の利用分野
本発明は完全に自己整合した電界効果トランジ
スタ（FET）を製造する方法に関する。トラン
ジスタは半導体基板上に形成され、電流チヤンネ
ル並びに関連するソース、ゲート及びドレイン電
極より成る。この方法はGaAsの様な−化合
物半導体を使用する技術に特に適している。 Ｂ 従来技術 FETはマイクロウエーブ技術だけでなくスイ
ツチング及びデータ処理システムの応用でも確立
されている素子である。高速進積回路でも、サブ
ミクロンFET、即ち１ミクロン以下のゲート長
を有するトランジスタに対する必要が高まつてい
る。さらに、GaAs構造体は固有の材料の性質、
特にキヤリアの移動度が高いためにますます注目
をあびる様になつた。 種々のFET構造体及びその製造方法がすでに
提案されているが、とりわけGaAsを使用した金
属半導体電界効果トランジスタ（MESFET）が
有名である。自己整合GaAsMESFETの、提案
されている製造方法には基本的に２つの型があ
る。１つの型の製造方法はオーミツク・コンタク
ト領域のインプランテーシヨンのためのマスクと
して耐火性ゲート金属を使用するものであり、他
の型はコンタクトのインプラントのためのマスク
としてダミー・ゲートを使用し、オーミツク・コ
ンタクト金属を付着した後にダミー・ゲートをシ
ヨツトキ・ゲートで置換するものである。 耐火性ゲート金属構造体及びその製造方法は
1982年発行のアイ・イー・イー・イー・トランズ
アクシヨンズ・オン・エレクトロン・デバイシ
ズ、第ED−29巻、第1541頁所載のエヌ横山等の
論文「超高速GaAs MESFET LSI／VLSIの
ためのケイ化TiWゲート自己整合技術」（N.
YoKoyama et al.“TiW Silicide Gate Self−
Alignment Technology for Ultra−High
Speed GaAs MESFET LSI／VLSI′s”（IEEE
Trans.、ED−29、1541（1982））及び1983年発行
のアイ・イー・イー・イー、ジヤーナル・オブ・
ソリツド・ステート・サーキツツ、第SC−18巻、
第520頁所載の論文「ケイ化タングステン・ゲー
トの自己整合技術を使用したGaAs 1K静的ラン
ダム・アクセス・メモリ」（“Ａ GaAs 1K
Static RAM Using Tungsten Silicide Gate
Self−Aligned Technology（IEEE JSC、SC−
18、520（1982））に説明がある。この型の製造方
法の利点はその簡単さにある。即ち比較的少数の
リソグラフイ段階によつて簡単なFET構造体が
製造される。しかしながらこの方法の問題点はア
ニーリング時の金属−半導体インターフエイスの
安定にある。それはゲートの付着がオーミツク・
コンタクト領域のインプラントの前に行われるの
で、ゲート−チヤンネル境界のシヨツトキ障壁
が、インプラントした材料をアニーリングしてオ
ーミツク・コンタクトを合金化するための高温サ
イクルにさらされるからである。この高温処理中
に、金属−半導体境界は相互拡散、横方向拡散、
歪、ちぢみ等によつて変化する。この変化はトラ
ンジスタのシヨツトキ障壁の高さ及び閾値電圧に
影響を与える。 ダミー・ゲート構造体及びその製造方法は1982
年発行のアイ・イー・イー・イー・トランザクシ
ヨンズ、オン・エレクトロン・デバイシズ、第
ED−29巻、第1772頁所載のケイ山崎等の輪文
「n+層のための自己整合インプランテーシヨンに
よるGaAs LSI向けMESFET技術（SAINT）」
（K.Yamasaki et al.“GaAs LSI−Directed
MESFET′S with Self−Aligned Implantation
for n+−Layer Technology（SAINT）″（IEEE
Trans.、ED−29、1772（1982）））及び1982年発
行のエレクトロニクス・レターズ第18号、第119
頁所載の輪文「高速度GaAs ICのためのn+層の
自己整合インプランテーシヨン技術（SAINT）」
（“Self−Align Implantation for n+−Layer
Technology（SAINT）for High−Speed GaAs
ICs″（Electionics Letters、18、（1982）））に説
明
されている。ダミー・ゲートを使用した場合、
MESFETの製造方法は耐火性ゲート製造方法に
比較して複雑であるが、次の様な多くの利点があ
る。 (1) 実際のゲート金属付着はコンタクト領域のイ
ンプラント及びアニーリング処理の後に行われ
るので、金属−半導体境界は高温サイクルを受
けず、従つて歪まない。 (2) ゲート材料の選択により自由度がある。その
条件はチツプ取付け、実装等の様な最後の処理
段階で決定されるが、高温のインプラント／ア
ニーリングに課せられる条件よりもはるかに厳
格でない。 (3) ゲート金属の付着の前にFETチヤンネルの
（オーミツク・コンタクト間の）測定が可能で
あるので、即ち装置の完成前に、例えばチヤン
ネルにくぼみを設けるといつた方法で、チヤン
ネルの閾値の最終調節を行う事が出来るので、
収率が改善される。 (4) ゲート金属を第１レベルの配線として使用出
来る。 上記のSAINT方法はダミーのＴ型ゲート構造
体を形成して、このＴ型構造体をコンタクトのイ
ンプランテーシヨンのマスクに使用するものであ
る。SiO2の様な選択的にエツチ可能な材料中に
Ｔ型構造体を埋込んで、その後にエツチングして
除去する事により、Ｔ型構造体の脚部の複製が
Si3N4の様な誘電体中に形成され、実際のゲート
領域が画定される。結果のMESFETのゲート領
域はインプラントしたコンタクト領域に関して自
己整合している。相互の間隔はＴ型ダミー・ゲー
トのオーバハングによつて決定される。この方法
には次の２、３の問題点がある。 (1) MESFETのゲート長は、Ｔ型ダミー・ゲー
ト構造体の横棒部即ちかさ部の異方性エツチン
グで形成した後に等方性（もしくは部分的に等
方性）のエツチング処理によつて形成するダミ
ーＴ型構造体の脚部によつて画定される。脚の
寸法は特にサブミクロンの寸法の装置設計によ
つて要求される程度に制御するのが困難であ
る。 (2) ゲート金属化層及びオーミツク金属化層はイ
ンプラントしたコンタクト領域に関して自己整
合していない。寄生効果、特に寄生直列抵抗を
小さくするためには、真に自己整合した金属化
層が強く望まれる。又この効果は装置の寸法を
小さくする時に一層重要となる。 Ｃ 発明が解決しようとする問題点 本発明の目的は厳密さを要する３つの装置要
素、即ちゲート及びオーミツク・コンタクトの金
属化層及びインプラントしたコンタクト領域を互
に自己整合させるMESFETの製造方法を与える
事にある。 本発明に従えば、ゲート長及びゲート分離の寸
法制御を改良して、サブミクロン構造体の製造に
適し、必要な装置面積が著しく減少する方法が与
えられる。 Ｄ 問題点を解決するための手段 本発明は自己整合の問題を、コンタクト領域の
インプランテーシヨンのための逆Ｔ型構造体を含
む多層マスクを形成する事によつて解決する。逆
Ｔ字部の中央部がダミー・ゲートを表わし、この
ダミー・ゲートを自己整合オーミツク・コンタク
ト金属の付着後にシヨツトキ・ゲートによつて置
換える。ソースとゲート、及びドレインとゲーム
の分離間隔は、ダミー・ゲートの両側に形成する
側壁スペーサもしくは２重Ｔ型構造体の張出し部
分のいずれかによつて決定される。 Ｅ 実施例 先ず第２図を参照するに、本発明に従つて製造
したMESFETの第１の実施例が示されている。
MESFET１０は半絶縁（SI）GaAs基板１１上
に形成される。自己整合した装置１０は比較的浅
いチヤンネル１２Ｇを有し、その添加濃度（ｎも
しくはn-チヤンネルを生ずるための）はエンハ
ンスメント型(E)もしくはデツプレツシヨン型(D)装
置のいずれが必要とされているか、に依存する、
即ち閾値電圧Vthの所望の値に依存する。チヤン
ネル１２Ｇ上にはゲート−チヤンネル境界にシヨ
ツトキ障壁を形成する金属ゲート電極１５Ｇが存
在する。チヤンネル１２Ｇの両側にはゲート電極
１５Ｇから分離して高濃度に添加したn+GaAsコ
ンタクト領域１３Ｓ及び１３Ｄが存在し、夫々ソ
ース及びドレイン領域をなしている。ソース及び
ドレイン電極１４Ｓ及び１４Ｄが夫々n+コンタ
クト領域上に付着されていて、これ等の領域とオ
ーミツク・コンタクトをなしている。オーミツ
ク・コンタクトの金属化層１４Ｓ，１４Ｄの上の
ゲート金属化層の一部１５Ｓ及び１５Ｄはオーミ
ツク金属の配線抵抗を下げている。 第１Ａ図ないし第１０図は第２図のMESFET
を製造するための本発明方法の相継ぐ段階を示
す。この相継ぐ段階で行われる処理と図面との対
応を第１表に示す。
スタ（FET）を製造する方法に関する。トラン
ジスタは半導体基板上に形成され、電流チヤンネ
ル並びに関連するソース、ゲート及びドレイン電
極より成る。この方法はGaAsの様な−化合
物半導体を使用する技術に特に適している。 Ｂ 従来技術 FETはマイクロウエーブ技術だけでなくスイ
ツチング及びデータ処理システムの応用でも確立
されている素子である。高速進積回路でも、サブ
ミクロンFET、即ち１ミクロン以下のゲート長
を有するトランジスタに対する必要が高まつてい
る。さらに、GaAs構造体は固有の材料の性質、
特にキヤリアの移動度が高いためにますます注目
をあびる様になつた。 種々のFET構造体及びその製造方法がすでに
提案されているが、とりわけGaAsを使用した金
属半導体電界効果トランジスタ（MESFET）が
有名である。自己整合GaAsMESFETの、提案
されている製造方法には基本的に２つの型があ
る。１つの型の製造方法はオーミツク・コンタク
ト領域のインプランテーシヨンのためのマスクと
して耐火性ゲート金属を使用するものであり、他
の型はコンタクトのインプラントのためのマスク
としてダミー・ゲートを使用し、オーミツク・コ
ンタクト金属を付着した後にダミー・ゲートをシ
ヨツトキ・ゲートで置換するものである。 耐火性ゲート金属構造体及びその製造方法は
1982年発行のアイ・イー・イー・イー・トランズ
アクシヨンズ・オン・エレクトロン・デバイシ
ズ、第ED−29巻、第1541頁所載のエヌ横山等の
論文「超高速GaAs MESFET LSI／VLSIの
ためのケイ化TiWゲート自己整合技術」（N.
YoKoyama et al.“TiW Silicide Gate Self−
Alignment Technology for Ultra−High
Speed GaAs MESFET LSI／VLSI′s”（IEEE
Trans.、ED−29、1541（1982））及び1983年発行
のアイ・イー・イー・イー、ジヤーナル・オブ・
ソリツド・ステート・サーキツツ、第SC−18巻、
第520頁所載の論文「ケイ化タングステン・ゲー
トの自己整合技術を使用したGaAs 1K静的ラン
ダム・アクセス・メモリ」（“Ａ GaAs 1K
Static RAM Using Tungsten Silicide Gate
Self−Aligned Technology（IEEE JSC、SC−
18、520（1982））に説明がある。この型の製造方
法の利点はその簡単さにある。即ち比較的少数の
リソグラフイ段階によつて簡単なFET構造体が
製造される。しかしながらこの方法の問題点はア
ニーリング時の金属−半導体インターフエイスの
安定にある。それはゲートの付着がオーミツク・
コンタクト領域のインプラントの前に行われるの
で、ゲート−チヤンネル境界のシヨツトキ障壁
が、インプラントした材料をアニーリングしてオ
ーミツク・コンタクトを合金化するための高温サ
イクルにさらされるからである。この高温処理中
に、金属−半導体境界は相互拡散、横方向拡散、
歪、ちぢみ等によつて変化する。この変化はトラ
ンジスタのシヨツトキ障壁の高さ及び閾値電圧に
影響を与える。 ダミー・ゲート構造体及びその製造方法は1982
年発行のアイ・イー・イー・イー・トランザクシ
ヨンズ、オン・エレクトロン・デバイシズ、第
ED−29巻、第1772頁所載のケイ山崎等の輪文
「n+層のための自己整合インプランテーシヨンに
よるGaAs LSI向けMESFET技術（SAINT）」
（K.Yamasaki et al.“GaAs LSI−Directed
MESFET′S with Self−Aligned Implantation
for n+−Layer Technology（SAINT）″（IEEE
Trans.、ED−29、1772（1982）））及び1982年発
行のエレクトロニクス・レターズ第18号、第119
頁所載の輪文「高速度GaAs ICのためのn+層の
自己整合インプランテーシヨン技術（SAINT）」
（“Self−Align Implantation for n+−Layer
Technology（SAINT）for High−Speed GaAs
ICs″（Electionics Letters、18、（1982）））に説
明
されている。ダミー・ゲートを使用した場合、
MESFETの製造方法は耐火性ゲート製造方法に
比較して複雑であるが、次の様な多くの利点があ
る。 (1) 実際のゲート金属付着はコンタクト領域のイ
ンプラント及びアニーリング処理の後に行われ
るので、金属−半導体境界は高温サイクルを受
けず、従つて歪まない。 (2) ゲート材料の選択により自由度がある。その
条件はチツプ取付け、実装等の様な最後の処理
段階で決定されるが、高温のインプラント／ア
ニーリングに課せられる条件よりもはるかに厳
格でない。 (3) ゲート金属の付着の前にFETチヤンネルの
（オーミツク・コンタクト間の）測定が可能で
あるので、即ち装置の完成前に、例えばチヤン
ネルにくぼみを設けるといつた方法で、チヤン
ネルの閾値の最終調節を行う事が出来るので、
収率が改善される。 (4) ゲート金属を第１レベルの配線として使用出
来る。 上記のSAINT方法はダミーのＴ型ゲート構造
体を形成して、このＴ型構造体をコンタクトのイ
ンプランテーシヨンのマスクに使用するものであ
る。SiO2の様な選択的にエツチ可能な材料中に
Ｔ型構造体を埋込んで、その後にエツチングして
除去する事により、Ｔ型構造体の脚部の複製が
Si3N4の様な誘電体中に形成され、実際のゲート
領域が画定される。結果のMESFETのゲート領
域はインプラントしたコンタクト領域に関して自
己整合している。相互の間隔はＴ型ダミー・ゲー
トのオーバハングによつて決定される。この方法
には次の２、３の問題点がある。 (1) MESFETのゲート長は、Ｔ型ダミー・ゲー
ト構造体の横棒部即ちかさ部の異方性エツチン
グで形成した後に等方性（もしくは部分的に等
方性）のエツチング処理によつて形成するダミ
ーＴ型構造体の脚部によつて画定される。脚の
寸法は特にサブミクロンの寸法の装置設計によ
つて要求される程度に制御するのが困難であ
る。 (2) ゲート金属化層及びオーミツク金属化層はイ
ンプラントしたコンタクト領域に関して自己整
合していない。寄生効果、特に寄生直列抵抗を
小さくするためには、真に自己整合した金属化
層が強く望まれる。又この効果は装置の寸法を
小さくする時に一層重要となる。 Ｃ 発明が解決しようとする問題点 本発明の目的は厳密さを要する３つの装置要
素、即ちゲート及びオーミツク・コンタクトの金
属化層及びインプラントしたコンタクト領域を互
に自己整合させるMESFETの製造方法を与える
事にある。 本発明に従えば、ゲート長及びゲート分離の寸
法制御を改良して、サブミクロン構造体の製造に
適し、必要な装置面積が著しく減少する方法が与
えられる。 Ｄ 問題点を解決するための手段 本発明は自己整合の問題を、コンタクト領域の
インプランテーシヨンのための逆Ｔ型構造体を含
む多層マスクを形成する事によつて解決する。逆
Ｔ字部の中央部がダミー・ゲートを表わし、この
ダミー・ゲートを自己整合オーミツク・コンタク
ト金属の付着後にシヨツトキ・ゲートによつて置
換える。ソースとゲート、及びドレインとゲーム
の分離間隔は、ダミー・ゲートの両側に形成する
側壁スペーサもしくは２重Ｔ型構造体の張出し部
分のいずれかによつて決定される。 Ｅ 実施例 先ず第２図を参照するに、本発明に従つて製造
したMESFETの第１の実施例が示されている。
MESFET１０は半絶縁（SI）GaAs基板１１上
に形成される。自己整合した装置１０は比較的浅
いチヤンネル１２Ｇを有し、その添加濃度（ｎも
しくはn-チヤンネルを生ずるための）はエンハ
ンスメント型(E)もしくはデツプレツシヨン型(D)装
置のいずれが必要とされているか、に依存する、
即ち閾値電圧Vthの所望の値に依存する。チヤン
ネル１２Ｇ上にはゲート−チヤンネル境界にシヨ
ツトキ障壁を形成する金属ゲート電極１５Ｇが存
在する。チヤンネル１２Ｇの両側にはゲート電極
１５Ｇから分離して高濃度に添加したn+GaAsコ
ンタクト領域１３Ｓ及び１３Ｄが存在し、夫々ソ
ース及びドレイン領域をなしている。ソース及び
ドレイン電極１４Ｓ及び１４Ｄが夫々n+コンタ
クト領域上に付着されていて、これ等の領域とオ
ーミツク・コンタクトをなしている。オーミツ
ク・コンタクトの金属化層１４Ｓ，１４Ｄの上の
ゲート金属化層の一部１５Ｓ及び１５Ｄはオーミ
ツク金属の配線抵抗を下げている。 第１Ａ図ないし第１０図は第２図のMESFET
を製造するための本発明方法の相継ぐ段階を示
す。この相継ぐ段階で行われる処理と図面との対
応を第１表に示す。
【表】
以下の説明は主に第２図に示したMESFETの
製造に向けられるが、この説明は本発明の方法の
一例にすぎない。ここで与えられる本発明の方法
の厚さ及び他の寸法、使用される材料のみならず
処理パラメータは説明を明瞭にするためのもので
あり、制限的に解釈されるべきではない。蒸着、
インプラント、エツチ、パターン化を行う個々の
処理段階は一般に知られているものであり、通常
の装置及び技術を使用して遂行出来るものである
から、詳細な説明は省略する。 第１Ａ図を参照するに、本発明の製造方法は基
板１１を示す半絶縁体のGaAsウエハから出発す
る。第１段階でその表面は安定化層１６で覆われ
る。層１６は例えば80nｍの厚さのスパツタ付着
室化アルミニウム（AlN）より成る。この層は
誘電体であり、イオンを下の半導体基板１１へイ
ンプラント可能ならしめるものである。 次にホトレジスト２０を付着し、第１Ｂ図で示
した様にパターン化して、チヤンネル１２を形成
すべき基板の表面領域を画定する。その後（段階
２）で、ウエハはイオン・ビーム（矢印２１）を
受ける。イオンは安定化層１６を通過した後、基
板１１中にインプラントされ、ｎ（もしくはn-）
チヤンネル１２を形成する。例えばSi（原子番号
29）が90KVでインプラントされる。その添加量
はＤ型もしくはＥ型装置のいずれが製造されるか
に依存して３乃至６×1012cm-2の範囲にある。 ホトレジスト２０を剥離した後、他の誘電体層
２２を第１Ｃ図に示した様に安定化層１６の上部
に付着する。窒化ケイ素（Si3N4）を選択し、プ
ラズマ増強化学蒸着（PECVD）方法によつて
250nｍの厚さの層を付着した（段階３）。その
後、段階４で、例えばフツ化カルシウム（CaF2）
より成る厚さ350nｍの他の誘電体層２３を蒸着
した（第１Ｄ図）。 その後、第１Ｅ図に示した様にホトレジスト・
リソグラフイを使用して層２３からダミー・ゲー
ト２３Ｇを画定した（段階５）。即ちホトレジス
ト２４を付着してパターン化した後、CaF2層２
３の露出部分とスパツタ・エツチした。この時
Si3N4層２２はエツチ・ストツプとして働く。 ホトレジスト２４を剥離して、側壁スペーサ２
５を第１Ｆ図に示した様にダミー・ゲート２３Ｇ
の両側に形成する。このスペーサの形成は先ず化
学蒸着（CVD）もしくはスパツタ技術で重合体
材料より成る絶縁体層を付着する事によつて行わ
れる。この層の厚さが、究極的に、完成した
MESFET装置のソース・ゲート及びゲート・ド
レイン間隔を決定する。次にこの層をRIE方法に
よつて異方性エツチし、下の層構造体の平坦な表
面部分を露出する。この結果、絶縁層の一部がダ
ミー・ゲート２３Ｇの垂直端に残り、側壁スペー
サ２５になる。（段階６）。 次の段階７で、第１Ｇ図に示した誘電体の
Si3N4層の一部２２Ｇ、ダミー・ゲート２３Ｇ及
び側壁スペーサ２５より成る多層マスク構造体２
６が形成される。この段階はRIE方法を使用し
て、露出している誘電体層２２をエツチする事に
よつて達成される。この時AlN安定化層１６が
エツチ・ストツプとして働く。 すでに明らかであり、以下の説明からさらに明
らかになる様に、処理段階の一部は固有のエツチ
選択性に依存している。即ち使用する材料（即ち
安定化層１６、誘電体層２２、ダミー・ゲート２
３Ｇ及び側壁２５の材料）のあるもののエツチン
グ速度がかなり異なつて、材料の一つが優先的に
エツチングされなければならない。この目的には
広範囲の材料が利用出来る。その例はポリシリコ
ン、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ
素、窒化アルミニウム、ポリイミド等である。 第１Ｈ図は段階８を示す。即ちホトレジスト２
８を付着し、パターン化した後、n+イオンをイ
ンプラントして（矢印２７）、夫々ソース及びド
レイン・コンタクト領域１３Ｓ及び１３Ｄを形成
する。即ちホトレジスト２８を付着及びパターン
化した後、AlN層１６を通してSi（２９）を再び
インプラントする。インプラントは130KVで行
われる。その添加量は５×1013原子cm-2である。
チヤンネル領域１２Ｇは多層マスク構造体２６に
よつてシールドされるので、このインプラントは
ダミー・ゲートと自己整合する。 この後、ホトレジスト２８をアセトンを使用し
て剥離し、側壁スペーサ２５をホトレジスト剥離
剤で溶解し、850℃の温度で20分間フオーミング
気体（N2／H2）中でイオン・インプラントのア
ニーリングを行う（段階９）。アニーリングは基
板の表面をAlN安定化層１６で保護した状態で
行い、ゲート金属化層の付着の前に行われる。こ
の段階で、多層マスク構造体２６は第１図に示
した様に小さくなつて逆Ｔ型構造体３０になる。 次の段階１０で、n+コンタクト領域１３Ｓ及
び１３Ｄとオーミツク・コンタクトをなすソース
及びドレイン電極を付着すべき基板の表面領域を
画定する。先ず、第１Ｊ図に示した様にホトレジ
スト３１を付着してパターン化する。その後、パ
ターン化したホトレジスト及び逆Ｔ型構造体３０
をマスクとして使用して、安定化層１６中にオー
ミツク・コンタクトのための貫通孔をエツチング
で形成する。フツ化水素（HF）によるウエツト
化学エツチ処理をこの目的に使用する。次に残つ
たホトレジスト３１を剥離する。 次の段階１１で、この例では80nｍの厚さのAu
Ge Ni Au層より成るオーミツク・コンタクト金
属化層を図示していないホトレジスト・マスクを
使用して蒸着する。この金属化層は第１Ｋ図に示
した様に平坦な複数の表面上に付着され、種々の
部分１４Ｓ，１４SG，１４Ｇ，１４GD及び１４
Ｄをなす。コンタクト１４Ｓ及び１４Ｄはダミ
ー・ゲートに自己整合する。合金化は430℃で30
秒間行われる。 第１図Ｌに示した様に、ここでCaF2をHCl／
H2O中で溶解する事によつて、CaF2より形成し
たダミー・ゲート２３Ｇをオーミツク・コンタク
ト金属化層の部分１４Ｇと共に除去する（段階１
２）。 続く段階１３で、Si3N4層２２Ｇをエツチング
し（CF4を使用するRIE）、その後AlN層１６Ｇ
をエツチングして（CCl4を使用するRIE）ゲー
ト・コンタクトのための自己整合した貫通孔を形
成する。この結果の構造体を第１Ｍ図に示す。 次に段階１４で、この例では100nｍの厚さの
パラジウム−金（PdAu）層より成るゲート金属
化層をホトレジスト・マスク１７を使用して蒸着
する。この金属化により第１Ｎ図に示した種々の
金属化部分１５Ｓ，１５SG，１５Ｇ，１５GD，
１５Ｄが形成される。ゲート・コンタクト１５Ｇ
はオーミツク・コンタクト１４Ｓ及び１４Ｄ並び
にn+インプラント領域１３Ｓ及び１３Ｄの両方
と自己整合する。 最終段階１５で、ホトレジスト１７が剥離さ
れ、Si3N4層の残りの部分２２SG及び２２GDを
CF4雰囲気中のプラズマ・エツチングを使用して
除去する。この段階によつて第１０図の
MESFET構造体が得られる。この構造体は夫々
ソース及びドレイン電極１４Ｓ及び１４Ｄからゲ
ート電極１５Ｇを分離する薄いAlN絶縁層１６
SG及び１６GDを除いて第２図に示した構造体に
対応する。絶縁層１６SG及び１６GDは集積回路
構造体を完成する前、即ちさらに絶縁層及び金属
化層を追加する前に除去してもよく除去しなくて
もよい。 第２図（もしくは第１Ｏ図）のMESFETのソ
ース抵抗（n+−コンタクト領域−チヤンネル）
は２段階の段差コンタクト領域インプランテーシ
ヨンを使用する事によつてさらに減少出来る。こ
れに必要な処理段階を第３Ａ図ないし第３Ｃ図に
示す。完全な製造方法において、これ等の段階は
第１Ｆ図乃至第１Ｈ図に示した段階に代るもので
ある。必要な段階を第表に示す。第表は段階
と図面間の対応を示す。
製造に向けられるが、この説明は本発明の方法の
一例にすぎない。ここで与えられる本発明の方法
の厚さ及び他の寸法、使用される材料のみならず
処理パラメータは説明を明瞭にするためのもので
あり、制限的に解釈されるべきではない。蒸着、
インプラント、エツチ、パターン化を行う個々の
処理段階は一般に知られているものであり、通常
の装置及び技術を使用して遂行出来るものである
から、詳細な説明は省略する。 第１Ａ図を参照するに、本発明の製造方法は基
板１１を示す半絶縁体のGaAsウエハから出発す
る。第１段階でその表面は安定化層１６で覆われ
る。層１６は例えば80nｍの厚さのスパツタ付着
室化アルミニウム（AlN）より成る。この層は
誘電体であり、イオンを下の半導体基板１１へイ
ンプラント可能ならしめるものである。 次にホトレジスト２０を付着し、第１Ｂ図で示
した様にパターン化して、チヤンネル１２を形成
すべき基板の表面領域を画定する。その後（段階
２）で、ウエハはイオン・ビーム（矢印２１）を
受ける。イオンは安定化層１６を通過した後、基
板１１中にインプラントされ、ｎ（もしくはn-）
チヤンネル１２を形成する。例えばSi（原子番号
29）が90KVでインプラントされる。その添加量
はＤ型もしくはＥ型装置のいずれが製造されるか
に依存して３乃至６×1012cm-2の範囲にある。 ホトレジスト２０を剥離した後、他の誘電体層
２２を第１Ｃ図に示した様に安定化層１６の上部
に付着する。窒化ケイ素（Si3N4）を選択し、プ
ラズマ増強化学蒸着（PECVD）方法によつて
250nｍの厚さの層を付着した（段階３）。その
後、段階４で、例えばフツ化カルシウム（CaF2）
より成る厚さ350nｍの他の誘電体層２３を蒸着
した（第１Ｄ図）。 その後、第１Ｅ図に示した様にホトレジスト・
リソグラフイを使用して層２３からダミー・ゲー
ト２３Ｇを画定した（段階５）。即ちホトレジス
ト２４を付着してパターン化した後、CaF2層２
３の露出部分とスパツタ・エツチした。この時
Si3N4層２２はエツチ・ストツプとして働く。 ホトレジスト２４を剥離して、側壁スペーサ２
５を第１Ｆ図に示した様にダミー・ゲート２３Ｇ
の両側に形成する。このスペーサの形成は先ず化
学蒸着（CVD）もしくはスパツタ技術で重合体
材料より成る絶縁体層を付着する事によつて行わ
れる。この層の厚さが、究極的に、完成した
MESFET装置のソース・ゲート及びゲート・ド
レイン間隔を決定する。次にこの層をRIE方法に
よつて異方性エツチし、下の層構造体の平坦な表
面部分を露出する。この結果、絶縁層の一部がダ
ミー・ゲート２３Ｇの垂直端に残り、側壁スペー
サ２５になる。（段階６）。 次の段階７で、第１Ｇ図に示した誘電体の
Si3N4層の一部２２Ｇ、ダミー・ゲート２３Ｇ及
び側壁スペーサ２５より成る多層マスク構造体２
６が形成される。この段階はRIE方法を使用し
て、露出している誘電体層２２をエツチする事に
よつて達成される。この時AlN安定化層１６が
エツチ・ストツプとして働く。 すでに明らかであり、以下の説明からさらに明
らかになる様に、処理段階の一部は固有のエツチ
選択性に依存している。即ち使用する材料（即ち
安定化層１６、誘電体層２２、ダミー・ゲート２
３Ｇ及び側壁２５の材料）のあるもののエツチン
グ速度がかなり異なつて、材料の一つが優先的に
エツチングされなければならない。この目的には
広範囲の材料が利用出来る。その例はポリシリコ
ン、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ
素、窒化アルミニウム、ポリイミド等である。 第１Ｈ図は段階８を示す。即ちホトレジスト２
８を付着し、パターン化した後、n+イオンをイ
ンプラントして（矢印２７）、夫々ソース及びド
レイン・コンタクト領域１３Ｓ及び１３Ｄを形成
する。即ちホトレジスト２８を付着及びパターン
化した後、AlN層１６を通してSi（２９）を再び
インプラントする。インプラントは130KVで行
われる。その添加量は５×1013原子cm-2である。
チヤンネル領域１２Ｇは多層マスク構造体２６に
よつてシールドされるので、このインプラントは
ダミー・ゲートと自己整合する。 この後、ホトレジスト２８をアセトンを使用し
て剥離し、側壁スペーサ２５をホトレジスト剥離
剤で溶解し、850℃の温度で20分間フオーミング
気体（N2／H2）中でイオン・インプラントのア
ニーリングを行う（段階９）。アニーリングは基
板の表面をAlN安定化層１６で保護した状態で
行い、ゲート金属化層の付着の前に行われる。こ
の段階で、多層マスク構造体２６は第１図に示
した様に小さくなつて逆Ｔ型構造体３０になる。 次の段階１０で、n+コンタクト領域１３Ｓ及
び１３Ｄとオーミツク・コンタクトをなすソース
及びドレイン電極を付着すべき基板の表面領域を
画定する。先ず、第１Ｊ図に示した様にホトレジ
スト３１を付着してパターン化する。その後、パ
ターン化したホトレジスト及び逆Ｔ型構造体３０
をマスクとして使用して、安定化層１６中にオー
ミツク・コンタクトのための貫通孔をエツチング
で形成する。フツ化水素（HF）によるウエツト
化学エツチ処理をこの目的に使用する。次に残つ
たホトレジスト３１を剥離する。 次の段階１１で、この例では80nｍの厚さのAu
Ge Ni Au層より成るオーミツク・コンタクト金
属化層を図示していないホトレジスト・マスクを
使用して蒸着する。この金属化層は第１Ｋ図に示
した様に平坦な複数の表面上に付着され、種々の
部分１４Ｓ，１４SG，１４Ｇ，１４GD及び１４
Ｄをなす。コンタクト１４Ｓ及び１４Ｄはダミ
ー・ゲートに自己整合する。合金化は430℃で30
秒間行われる。 第１図Ｌに示した様に、ここでCaF2をHCl／
H2O中で溶解する事によつて、CaF2より形成し
たダミー・ゲート２３Ｇをオーミツク・コンタク
ト金属化層の部分１４Ｇと共に除去する（段階１
２）。 続く段階１３で、Si3N4層２２Ｇをエツチング
し（CF4を使用するRIE）、その後AlN層１６Ｇ
をエツチングして（CCl4を使用するRIE）ゲー
ト・コンタクトのための自己整合した貫通孔を形
成する。この結果の構造体を第１Ｍ図に示す。 次に段階１４で、この例では100nｍの厚さの
パラジウム−金（PdAu）層より成るゲート金属
化層をホトレジスト・マスク１７を使用して蒸着
する。この金属化により第１Ｎ図に示した種々の
金属化部分１５Ｓ，１５SG，１５Ｇ，１５GD，
１５Ｄが形成される。ゲート・コンタクト１５Ｇ
はオーミツク・コンタクト１４Ｓ及び１４Ｄ並び
にn+インプラント領域１３Ｓ及び１３Ｄの両方
と自己整合する。 最終段階１５で、ホトレジスト１７が剥離さ
れ、Si3N4層の残りの部分２２SG及び２２GDを
CF4雰囲気中のプラズマ・エツチングを使用して
除去する。この段階によつて第１０図の
MESFET構造体が得られる。この構造体は夫々
ソース及びドレイン電極１４Ｓ及び１４Ｄからゲ
ート電極１５Ｇを分離する薄いAlN絶縁層１６
SG及び１６GDを除いて第２図に示した構造体に
対応する。絶縁層１６SG及び１６GDは集積回路
構造体を完成する前、即ちさらに絶縁層及び金属
化層を追加する前に除去してもよく除去しなくて
もよい。 第２図（もしくは第１Ｏ図）のMESFETのソ
ース抵抗（n+−コンタクト領域−チヤンネル）
は２段階の段差コンタクト領域インプランテーシ
ヨンを使用する事によつてさらに減少出来る。こ
れに必要な処理段階を第３Ａ図ないし第３Ｃ図に
示す。完全な製造方法において、これ等の段階は
第１Ｆ図乃至第１Ｈ図に示した段階に代るもので
ある。必要な段階を第表に示す。第表は段階
と図面間の対応を示す。
【表】
じ
この変形方法は第１Ｅ図に示した構造体から出
発する。次の処理段階（第表の段階１′）は中
間のイオン・インプラント段階であり、チヤンネ
ル１２Ｇに隣接してｎインプラント領域４２Ｓ及
び４２Ｄを形成する。この様子を第３Ａ図に示
す。ホトレジスト２４（第１Ｆ図）を剥離して、
ホトレジスト４０を付着しパターン化した後に、
Si２９を200KVの電圧で、１×1013cm-2のインプ
ラント添加量でSi3N4層２２及び安定化層１６を
介してインプラントする（矢印４１）。チヤンネ
ル領域１２Ｇはダミー・ゲート２３Ｇによつてシ
ールドされる。このインプラントはダミー・ゲー
トと自己整合する。 その後、第３Ｂ図の多層マスク構造体２６を第
表の段階６及び７と略同様にして形成する。ホ
トレジスト４０を除去した後、側壁スペーサ２５
を形成し（段階２′）、その後、Si3N4層２２の露
出領域をエツチする（段階３′）。 第３Ｃ図のn+インプラント段階は最初の過程
の段階８に対応する。即ちn+コンタクト領域１
３Ｓ及び１３Ｄが形成される。第３Ｃ図の結果の
MESFET構造体は第２Ａ図の構造体とｎ領域４
２Ｓ及び４２Ｄが夫々n-チヤンネル１２Ｇとn+
ソース・コンタクト領域及びドレイン・コンタク
ト領域１３Ｓ及び１３Ｄ間に存在する点で異なつ
ている。 上述の製造方法では、多層マスク構造体２６を
形成し、その後、選択的エツチングによつて漸次
縮小して自己整合ゲート、並びにソース及びドレ
イン電極、及びn+コンタクト領域の製造に必要
なマスクを形成した。マスク構造体２６は逆Ｔ型
構造体３０（層２２Ｇ及び２３Ｇ）及び側壁スペ
ーサ２５より成るが、スペーサ２５の厚さが究極
的にゲート・オーミツク・コンタクトの間隔を決
定する。第１Ｇ図もしくは第３Ｂ図に示されたマ
スク構造体に代つて、第４Ａ〜４Ｄ図に示すよう
に、最上部に張出した薄膜５０を有する２重Ｔ型
多重マスク構造体５３も使用出来る。 この様な２重Ｔ型構造体の形成に必要な処理段
階を第４Ａ図乃至第４Ｄ図に示す。この段階は完
全な製造プロセスにおける第１Ｅ図乃至第１Ｉ図
に代るものである。必要な段階を第表に示す。
この表は処理段階と図面間の対応を示す。
この変形方法は第１Ｅ図に示した構造体から出
発する。次の処理段階（第表の段階１′）は中
間のイオン・インプラント段階であり、チヤンネ
ル１２Ｇに隣接してｎインプラント領域４２Ｓ及
び４２Ｄを形成する。この様子を第３Ａ図に示
す。ホトレジスト２４（第１Ｆ図）を剥離して、
ホトレジスト４０を付着しパターン化した後に、
Si２９を200KVの電圧で、１×1013cm-2のインプ
ラント添加量でSi3N4層２２及び安定化層１６を
介してインプラントする（矢印４１）。チヤンネ
ル領域１２Ｇはダミー・ゲート２３Ｇによつてシ
ールドされる。このインプラントはダミー・ゲー
トと自己整合する。 その後、第３Ｂ図の多層マスク構造体２６を第
表の段階６及び７と略同様にして形成する。ホ
トレジスト４０を除去した後、側壁スペーサ２５
を形成し（段階２′）、その後、Si3N4層２２の露
出領域をエツチする（段階３′）。 第３Ｃ図のn+インプラント段階は最初の過程
の段階８に対応する。即ちn+コンタクト領域１
３Ｓ及び１３Ｄが形成される。第３Ｃ図の結果の
MESFET構造体は第２Ａ図の構造体とｎ領域４
２Ｓ及び４２Ｄが夫々n-チヤンネル１２Ｇとn+
ソース・コンタクト領域及びドレイン・コンタク
ト領域１３Ｓ及び１３Ｄ間に存在する点で異なつ
ている。 上述の製造方法では、多層マスク構造体２６を
形成し、その後、選択的エツチングによつて漸次
縮小して自己整合ゲート、並びにソース及びドレ
イン電極、及びn+コンタクト領域の製造に必要
なマスクを形成した。マスク構造体２６は逆Ｔ型
構造体３０（層２２Ｇ及び２３Ｇ）及び側壁スペ
ーサ２５より成るが、スペーサ２５の厚さが究極
的にゲート・オーミツク・コンタクトの間隔を決
定する。第１Ｇ図もしくは第３Ｂ図に示されたマ
スク構造体に代つて、第４Ａ〜４Ｄ図に示すよう
に、最上部に張出した薄膜５０を有する２重Ｔ型
多重マスク構造体５３も使用出来る。 この様な２重Ｔ型構造体の形成に必要な処理段
階を第４Ａ図乃至第４Ｄ図に示す。この段階は完
全な製造プロセスにおける第１Ｅ図乃至第１Ｉ図
に代るものである。必要な段階を第表に示す。
この表は処理段階と図面間の対応を示す。
【表】
じ
この変形製造方法は第１Ｄ図の構造体から出発
する。次の段階（第表の段階１）で究極的に２
重Ｔ型多層の１番上の薄膜５０を与える。この段
階は第４Ａ図に示されている。即ち薄膜５０は
CaF2層２３の最上部に付着され、次にホトレジ
スト５１及びエツチ処理を含むホトレジスト・リ
ソグラフイ技術を使用してパターン化する。 次に、マスクとして薄膜５０を使用してRIE処
理によつて層２２及び２３を選択的に除去する
（段階２″）。結果の多層構造体は第４Ｂ図に示さ
れている。次の処理段階３″でダミー・ゲート５
２をアンダーエツチによつて仕上げ、これによつ
て２重Ｔ型構造体５３（第４Ｃ図）を得る。この
構造体は第１Ｇ図もしくは第３Ｂ図のマスク構造
体２６と同じ目的に使用される。アンダーカツト
は究極的にゲートとオーミツク・ソース・コンタ
クト及びオーミツク・ドレイン・コンタクト間の
距離を決定する。 n+コンタクト領域を形成するためのその後の
イオン・インプラント（矢印５４）は第１Ｈ図に
関連して上述したイオン・インプラントに対応す
る。その差はマスク構造体５３（第４Ｄ図）の最
上部の薄膜５０が（第１Ｈ図のマスク構造体２６
の側壁スペーサ２５の代わりに）コンタクト領域
の境界を決定する点にある。 段階階５″で、薄膜５０を除去し、イオン・イ
ンプラントのアニーリングが行われる。この段階
で、第１Ｉ図の逆Ｔ型構造体３０が得られ、製造
段階は第１Ｋ〜１Ｏ図に関連して説明した段階に
進む。 最初に説明した製造方法に対するさらに他の変
形として、安定化層１６を省略する方法がある。
この層は処理の良好な制御及び再現性を与えるた
めのものであので、厳密さをあまり要求しない応
用では必要でなく、本発明の方法の主要な構成要
素ではない。しかし表面安定化層を用いた場合
は、より良い及びより信頼性のあるプロセス制御
が与えられる。 Ｆ 発明の効果 本発明の新規な方法によれば、ゲート、n+コ
ンタクト領域のインプランと、及びオーミツク・
コンタクトが共に自己整合する。これによつて高
い実装密度及び高速装置にとつて重要なソース・
ドレイン間隔並びにゲート・ソース及びゲート・
ドレイン間隔が最小になる。浅いチヤンネルを必
要とするサブミクロンの長さのゲート構造体の場
合は、特にチヤンネルの添加濃度が高い時に、オ
ーミツク・コンタクトは出来るだけゲートに近く
に動かせるのが有利である。特にn+インプラン
ト・ゲート間の間隔を決定する側壁スペーサを使
用する方法は従来の方法よりも厳密な間隔及び寸
法のより良い制御を与える。
この変形製造方法は第１Ｄ図の構造体から出発
する。次の段階（第表の段階１）で究極的に２
重Ｔ型多層の１番上の薄膜５０を与える。この段
階は第４Ａ図に示されている。即ち薄膜５０は
CaF2層２３の最上部に付着され、次にホトレジ
スト５１及びエツチ処理を含むホトレジスト・リ
ソグラフイ技術を使用してパターン化する。 次に、マスクとして薄膜５０を使用してRIE処
理によつて層２２及び２３を選択的に除去する
（段階２″）。結果の多層構造体は第４Ｂ図に示さ
れている。次の処理段階３″でダミー・ゲート５
２をアンダーエツチによつて仕上げ、これによつ
て２重Ｔ型構造体５３（第４Ｃ図）を得る。この
構造体は第１Ｇ図もしくは第３Ｂ図のマスク構造
体２６と同じ目的に使用される。アンダーカツト
は究極的にゲートとオーミツク・ソース・コンタ
クト及びオーミツク・ドレイン・コンタクト間の
距離を決定する。 n+コンタクト領域を形成するためのその後の
イオン・インプラント（矢印５４）は第１Ｈ図に
関連して上述したイオン・インプラントに対応す
る。その差はマスク構造体５３（第４Ｄ図）の最
上部の薄膜５０が（第１Ｈ図のマスク構造体２６
の側壁スペーサ２５の代わりに）コンタクト領域
の境界を決定する点にある。 段階階５″で、薄膜５０を除去し、イオン・イ
ンプラントのアニーリングが行われる。この段階
で、第１Ｉ図の逆Ｔ型構造体３０が得られ、製造
段階は第１Ｋ〜１Ｏ図に関連して説明した段階に
進む。 最初に説明した製造方法に対するさらに他の変
形として、安定化層１６を省略する方法がある。
この層は処理の良好な制御及び再現性を与えるた
めのものであので、厳密さをあまり要求しない応
用では必要でなく、本発明の方法の主要な構成要
素ではない。しかし表面安定化層を用いた場合
は、より良い及びより信頼性のあるプロセス制御
が与えられる。 Ｆ 発明の効果 本発明の新規な方法によれば、ゲート、n+コ
ンタクト領域のインプランと、及びオーミツク・
コンタクトが共に自己整合する。これによつて高
い実装密度及び高速装置にとつて重要なソース・
ドレイン間隔並びにゲート・ソース及びゲート・
ドレイン間隔が最小になる。浅いチヤンネルを必
要とするサブミクロンの長さのゲート構造体の場
合は、特にチヤンネルの添加濃度が高い時に、オ
ーミツク・コンタクトは出来るだけゲートに近く
に動かせるのが有利である。特にn+インプラン
ト・ゲート間の間隔を決定する側壁スペーサを使
用する方法は従来の方法よりも厳密な間隔及び寸
法のより良い制御を与える。
第１Ａ図ないし第１Ｏ図は、第２図に示した構
造体を製造するのに使用した方法の種々の製造段
階を示す図である。第２図は本発明に従つて製造
したMESFETの断面図である。第３Ａ図ないし
第３Ｃ図は段差のあるコンタクト領域をインプラ
ンテーシヨンによつて形成する代替製造段階を示
した図である。第４Ａ図ないし第４Ｄ図は、２重
Ｔ型マスク構造体を形成する製造段階を示す図で
ある。 １０……MESFET、１１……基板、１２Ｇ…
…チヤンネル、１３Ｓ……ソース・コンタクト領
域、１３Ｄ……ドレイン・コンタクト領域、１４
Ｓ……ソース電極、１４Ｄ……ドレイン電極、１
５Ｓ，１５Ｇ，１５Ｄ……ゲート金属化層のソー
ス、ゲート、ドレイン部分、１６……安定化層、
２０……ホトレジスト、２２……誘電体層、２３
……誘電体層、２３Ｇ……ダミー・ゲート、２４
……ホトレジスト、２５……側壁スペーサ、２６
……多層マスク構造体、２７……n+イオン・イ
ンプラント、２８……ホトレジスト、３０……逆
Ｔ型構造体、３１……ホトレジスト。
造体を製造するのに使用した方法の種々の製造段
階を示す図である。第２図は本発明に従つて製造
したMESFETの断面図である。第３Ａ図ないし
第３Ｃ図は段差のあるコンタクト領域をインプラ
ンテーシヨンによつて形成する代替製造段階を示
した図である。第４Ａ図ないし第４Ｄ図は、２重
Ｔ型マスク構造体を形成する製造段階を示す図で
ある。 １０……MESFET、１１……基板、１２Ｇ…
…チヤンネル、１３Ｓ……ソース・コンタクト領
域、１３Ｄ……ドレイン・コンタクト領域、１４
Ｓ……ソース電極、１４Ｄ……ドレイン電極、１
５Ｓ，１５Ｇ，１５Ｄ……ゲート金属化層のソー
ス、ゲート、ドレイン部分、１６……安定化層、
２０……ホトレジスト、２２……誘電体層、２３
……誘電体層、２３Ｇ……ダミー・ゲート、２４
……ホトレジスト、２５……側壁スペーサ、２６
……多層マスク構造体、２７……n+イオン・イ
ンプラント、２８……ホトレジスト、３０……逆
Ｔ型構造体、３１……ホトレジスト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面領域に定められた電流チヤ
ンネル上に、第１の誘電体層と、この誘電体層の
上に設けられ且つそれよりも狭巾に形成された第
２の誘電体層とよりなり、その断面が逆Ｔ型をな
す多層マスクを形成する工程と、 得られた構造体の平坦な表面上にオーミツク・
コンタクト金属化層を付着する工程と、 上記第２の誘電体層を除去し、次に上記オーミ
ツク・コンタクト金属化層によつて覆われていな
い上記第１の誘電体層の露出した中心部分を除去
して、ゲート・コンタクトのためのマスクを形成
する工程と、 ゲート金属化層を付着する工程と、 上記第１の誘電体層の残つた部分を、その上の
オーミツク・コンタクト金属化層部分及びゲート
金属化層部分と共に除去する工程と、 を含む自己整合電界効果トランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85115572A EP0224614B1 (en) | 1985-12-06 | 1985-12-06 | Process of fabricating a fully self- aligned field effect transistor |
| EP85115572.1 | 1985-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136883A JPS62136883A (ja) | 1987-06-19 |
| JPH0260217B2 true JPH0260217B2 (ja) | 1990-12-14 |
Family
ID=8193926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262915A Granted JPS62136883A (ja) | 1985-12-06 | 1986-11-06 | 自己整合電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4728621A (ja) |
| EP (1) | EP0224614B1 (ja) |
| JP (1) | JPS62136883A (ja) |
| DE (1) | DE3576610D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| US4863879A (en) * | 1987-12-16 | 1989-09-05 | Ford Microelectronics, Inc. | Method of manufacturing self-aligned GaAs MESFET |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JPH0748502B2 (ja) * | 1988-05-13 | 1995-05-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO1990002215A1 (en) * | 1988-08-19 | 1990-03-08 | Regents Of The University Of Minnesota | Preparation of superconductive ceramic oxides using ozone |
| KR910005400B1 (ko) * | 1988-09-05 | 1991-07-29 | 재단법인 한국전자통신연구소 | 다층레지스트를 이용한 자기정합형 갈륨비소 전계효과트랜지스터의 제조방법 |
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| WO2007116238A1 (en) * | 2006-04-11 | 2007-10-18 | Picogiga | METHOD OF MANUFACTURING A GaN MOSFET |
| CN114068706B (zh) * | 2020-07-31 | 2023-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130575A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS58201362A (ja) * | 1982-05-20 | 1983-11-24 | Toshiba Corp | 半導体装置の製造方法 |
| US4561169A (en) * | 1982-07-30 | 1985-12-31 | Hitachi, Ltd. | Method of manufacturing semiconductor device utilizing multilayer mask |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
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| JPS5999717A (ja) * | 1982-11-29 | 1984-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59114871A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4519127A (en) * | 1983-02-28 | 1985-05-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MESFET by controlling implanted peak surface dopants |
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| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4512073A (en) * | 1984-02-23 | 1985-04-23 | Rca Corporation | Method of forming self-aligned contact openings |
-
1985
- 1985-12-06 DE DE8585115572T patent/DE3576610D1/de not_active Expired - Fee Related
- 1985-12-06 EP EP85115572A patent/EP0224614B1/en not_active Expired
-
1986
- 1986-11-06 JP JP61262915A patent/JPS62136883A/ja active Granted
- 1986-11-24 US US06/934,372 patent/US4728621A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4728621A (en) | 1988-03-01 |
| DE3576610D1 (de) | 1990-04-19 |
| EP0224614A1 (en) | 1987-06-10 |
| JPS62136883A (ja) | 1987-06-19 |
| EP0224614B1 (en) | 1990-03-14 |
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