JPS61251080A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS61251080A JPS61251080A JP9152985A JP9152985A JPS61251080A JP S61251080 A JPS61251080 A JP S61251080A JP 9152985 A JP9152985 A JP 9152985A JP 9152985 A JP9152985 A JP 9152985A JP S61251080 A JPS61251080 A JP S61251080A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体基体上に形成した第１の絶縁膜に、フォトプロセ
スで可能な幅の開孔を形成し、該開孔の側面に第２の絶
縁膜を堆積して該開孔の幅を縮小し、該開孔上にショッ
トキ・ゲートを形成することによって、フォトプロセス
で不可能なサブミクロン級のゲート長を有するショット
キ・ゲートＦＥＴを形成する。
スで可能な幅の開孔を形成し、該開孔の側面に第２の絶
縁膜を堆積して該開孔の幅を縮小し、該開孔上にショッ
トキ・ゲートを形成することによって、フォトプロセス
で不可能なサブミクロン級のゲート長を有するショット
キ・ゲートＦＥＴを形成する。
本発明はショットキ・ゲート型電界効果トランジスタの
製造方法に係り、特にサブミクロン級のゲート長を有す
るショットキ・ゲート型電界効果トランジスタの製造方
法に関する。
製造方法に係り、特にサブミクロン級のゲート長を有す
るショットキ・ゲート型電界効果トランジスタの製造方
法に関する。
近時、シリコンに比ベキャリアの易動度が格段に大きい
ために、高速化が可能なガリウム・砒素（ＧａＡｓ）等
の化合物半導体を用いたショットキ・ゲート型電界効果
トランジスタ（ＳＲ−ＦＨＴ）が実用されつつある。
ために、高速化が可能なガリウム・砒素（ＧａＡｓ）等
の化合物半導体を用いたショットキ・ゲート型電界効果
トランジスタ（ＳＲ−ＦＨＴ）が実用されつつある。
第３図は上記化合物半導体を用いた５Ｂ−ＦＥＴにおい
て、最も実用されているＧａＡｓＭＥＳＦＥＴの従来構
造における要部を示す模式側断面図である。
て、最も実用されているＧａＡｓＭＥＳＦＥＴの従来構
造における要部を示す模式側断面図である。
同図において、１１は半絶縁性ＧａＡＳ基板、１２はｎ
型チャネル層、１３はｎ゛゛ソース領域、１４はｎ゛型
トドレイン領域１５はショットキ接合を形成するゲート
電極、１６はソース電極、１７はドレイン電極を示す。
型チャネル層、１３はｎ゛゛ソース領域、１４はｎ゛型
トドレイン領域１５はショットキ接合を形成するゲート
電極、１６はソース電極、１７はドレイン電極を示す。
かかるＣ；ａＡｓＭＥＳＦＥＴはその高速性から超高速
の計算機等に多く用いられるが、計算規模の拡大に伴っ
て更に高速動作が可能なＧａＡｓＭＥＳＦＥＴが要望さ
れている。
の計算機等に多く用いられるが、計算規模の拡大に伴っ
て更に高速動作が可能なＧａＡｓＭＥＳＦＥＴが要望さ
れている。
ＭＥＳＦＥＴの高速性は、目安として動作周波数の限界
を表す遮断周波数（ｒｔ ）の値によって示されるが、
このｆＴＯ値はＦＥＴの伝達コンダクタンス（ｇｍ）に
比例し、ゲート容量（Ｃｇｓ）に反比例するという関係
がある。
を表す遮断周波数（ｒｔ ）の値によって示されるが、
このｆＴＯ値はＦＥＴの伝達コンダクタンス（ｇｍ）に
比例し、ゲート容量（Ｃｇｓ）に反比例するという関係
がある。
そこで、ｆ？を高めて該ＦＥＴをより高速化するために
、ゲート長を短縮すること即ち短ゲート化することによ
るｇｍの増大及びＣｇｓの減少が図られる。
、ゲート長を短縮すること即ち短ゲート化することによ
るｇｍの増大及びＣｇｓの減少が図られる。
従来ゲート長即ちゲート電極の幅は、電極材料層をリソ
グラフィ技術によりパターンニングすることによって規
定されていた。
グラフィ技術によりパターンニングすることによって規
定されていた。
従ってゲート長１μｍ以下のサブミクロン寸法のゲート
電極は通常のフォトリングラフィ技術では形成が困難で
あり、該サブミクロン・ゲートのパターンニングには従
来電子ビームによる直接描画露光方法が用いられていた
。
電極は通常のフォトリングラフィ技術では形成が困難で
あり、該サブミクロン・ゲートのパターンニングには従
来電子ビームによる直接描画露光方法が用いられていた
。
然し上記電子ビームによる直接描画露光方法による場合
は、装置の費用が膨大になり、更にゲート・パターンが
電子ビームによる塗り潰しによって順次描かれて行くた
めに、ゲート・パターンの描画に長時間を要し、そのス
ルーブツトが低下するという問題があった。
は、装置の費用が膨大になり、更にゲート・パターンが
電子ビームによる塗り潰しによって順次描かれて行くた
めに、ゲート・パターンの描画に長時間を要し、そのス
ルーブツトが低下するという問題があった。
第１図は本発明の原理を示す側断面図である。
上記問題点は同図に示すように、開孔３を有する第１の
絶縁膜２が形成された半導体基体１上に第２の絶縁膜４
を形成し、該第２の絶縁膜４を平面エツチングして該基
体１を表出すると共に、該開孔３の側面に選択的に第２
の絶縁膜４を残留せしめ、該開孔３内に表出する基体１
面上に、該基体１に対してショットキ接合を形成する材
質よりなるゲート電極５を形成する工程を有する本発明
による電界効果トランジスタの製造方法によって解決さ
れる。
絶縁膜２が形成された半導体基体１上に第２の絶縁膜４
を形成し、該第２の絶縁膜４を平面エツチングして該基
体１を表出すると共に、該開孔３の側面に選択的に第２
の絶縁膜４を残留せしめ、該開孔３内に表出する基体１
面上に、該基体１に対してショットキ接合を形成する材
質よりなるゲート電極５を形成する工程を有する本発明
による電界効果トランジスタの製造方法によって解決さ
れる。
即ち本発明の方法は、半導体基体上に所望の幅の開孔３
を有する第１の絶縁膜２を形成し、該第１の絶縁膜２の
開孔３の側面に選択的に第２の絶縁膜４を被着させて該
開孔３の幅を縮小し、該狭められた幅を有する開孔３上
に該狭められた幅の開孔３に自己整合するゲート電極を
形成するものであり、かくすることによって、リソグラ
フィ技術により形成されるゲート長よりも温かに短いサ
ブミクロン長のゲートを有するＧａＡｓＭＥＳＦＥＴが
、容易に且つ効率よ（製造される。
を有する第１の絶縁膜２を形成し、該第１の絶縁膜２の
開孔３の側面に選択的に第２の絶縁膜４を被着させて該
開孔３の幅を縮小し、該狭められた幅を有する開孔３上
に該狭められた幅の開孔３に自己整合するゲート電極を
形成するものであり、かくすることによって、リソグラ
フィ技術により形成されるゲート長よりも温かに短いサ
ブミクロン長のゲートを有するＧａＡｓＭＥＳＦＥＴが
、容易に且つ効率よ（製造される。
以下本発明の方法を第２図（ａｌ乃至＜ｇ＞に示す工程
断面図を参照し、一実施例について具体的に説明する。
断面図を参照し、一実施例について具体的に説明する。
なお第３図と同一対象物は同符号で示す。
第２図（ａ）参照
本発明の方法により、サブミクロン・ゲートお有するＧ
ａＡｓＭＥＳＦＥＴを形成するに際しては、 先ず従来通り、半絶縁性ＧａＡｓ基板１１の上面（素子
形成領域面）にｎ型不純物例えばシリコン（Ｓｉ）を加
速エネルギー５０ＫｅＶ 、Ｆ−ズ量ＩＱＩ２ｃｉｌ＋
−”、程度の条件でイオン注入し、次いでソース及び
ドレインを形成しようという領域に選択的にＳｉを加速
エネルギー１５０ＫｅＶ、ドーズ量ＩＱ１３ａｍ−”、
程度の条件でイオン注入し、次いで該基板を７５０℃程
度の温度で２０分程度加熱して上記注入不純物即ちＳｉ
を活性化して、ｎ型チャネル層１２とｎ゛型ソース額域
１３及びｎ゛型トドレイン領域１４形成する。ここで、
チャネル層１２の深さは約１０００人程度となる。
ａＡｓＭＥＳＦＥＴを形成するに際しては、 先ず従来通り、半絶縁性ＧａＡｓ基板１１の上面（素子
形成領域面）にｎ型不純物例えばシリコン（Ｓｉ）を加
速エネルギー５０ＫｅＶ 、Ｆ−ズ量ＩＱＩ２ｃｉｌ＋
−”、程度の条件でイオン注入し、次いでソース及び
ドレインを形成しようという領域に選択的にＳｉを加速
エネルギー１５０ＫｅＶ、ドーズ量ＩＱ１３ａｍ−”、
程度の条件でイオン注入し、次いで該基板を７５０℃程
度の温度で２０分程度加熱して上記注入不純物即ちＳｉ
を活性化して、ｎ型チャネル層１２とｎ゛型ソース額域
１３及びｎ゛型トドレイン領域１４形成する。ここで、
チャネル層１２の深さは約１０００人程度となる。
第２図（ｂ）参照
以後本発明の方法においては従来と異なる方法が用いら
れる。
れる。
即ち、上記基板上に化学気相成長（ＣＶＤ）法により第
１の絶縁膜として厚さ例えば４０００人程度０第１の二
酸化シリコン（ＳｉＯ□）膜１０２を形成し、 通常のフォト・リソグラフィ技術により、該第１のＳｉ
ｎ、膜１０２のゲート形成領域をカバーする領域に、例
えば幅１．０μｍ程度のゲート形成用開孔１０３を形成
する。
１の絶縁膜として厚さ例えば４０００人程度０第１の二
酸化シリコン（ＳｉＯ□）膜１０２を形成し、 通常のフォト・リソグラフィ技術により、該第１のＳｉ
ｎ、膜１０２のゲート形成領域をカバーする領域に、例
えば幅１．０μｍ程度のゲート形成用開孔１０３を形成
する。
第２図（Ｃ）参照
次いで上記開孔１０３の内面を含む第１のＳｉＯ２膜１
０膜上０２上Ｄ法により第２の絶縁膜として例えば厚さ
３０００人程度０第２のＳｉＯ□膜１０４を堆積形成す
る。なお上記第２の絶縁膜はＳｉＯ□に限られるもので
はなく、窒化シリコン（ＳｉｉＮ４）或いは窒化アルミ
ニウム（Ａ／２Ｎ）等であってもよい。
０膜上０２上Ｄ法により第２の絶縁膜として例えば厚さ
３０００人程度０第２のＳｉＯ□膜１０４を堆積形成す
る。なお上記第２の絶縁膜はＳｉＯ□に限られるもので
はなく、窒化シリコン（ＳｉｉＮ４）或いは窒化アルミ
ニウム（Ａ／２Ｎ）等であってもよい。
第２図（ｄ）参照
次いで基板面に垂直な異方性を有するエツチング手段、
例えば三弗化メタン（ＣＨＦ２）ガスによるリアクティ
ブ・イオンエツチング（ＲＩ Ｅ）処理により上記第２
のＳｉｎ、膜１０４を上部から一様な深さに平面エツチ
ングし、第１のＳｉＯ□膜１０２の開孔１０３の底部に
ｎ型チャネル１１２を表出させる。
例えば三弗化メタン（ＣＨＦ２）ガスによるリアクティ
ブ・イオンエツチング（ＲＩ Ｅ）処理により上記第２
のＳｉｎ、膜１０４を上部から一様な深さに平面エツチ
ングし、第１のＳｉＯ□膜１０２の開孔１０３の底部に
ｎ型チャネル１１２を表出させる。
かくすることによって、垂直方向の厚みが見掛は上厚く
形成されていた上記開孔１０３の側面部には、堆積厚さ
く ３０００人）に略相当する厚さの第２のＳｉＯ□膜
１０４が残留形成され、ゲート形成用開孔１０３の幅は
フォトリソグラフィ技術では形成不能な約０．４μｍ程
度のサブミクロン幅に狭められる。
形成されていた上記開孔１０３の側面部には、堆積厚さ
く ３０００人）に略相当する厚さの第２のＳｉＯ□膜
１０４が残留形成され、ゲート形成用開孔１０３の幅は
フォトリソグラフィ技術では形成不能な約０．４μｍ程
度のサブミクロン幅に狭められる。
第２図（ｅ）参照
次いで上記開孔１０３の内部を含む上記基板上に通常通
り蒸着法により約５０００程度のチタン（Ｔｉ）膜、約
２００００程度の白金（ｐｔ）膜、約４００００程度の
金（Ａｕ）膜を順次積層形成し、通常のフォトリソグラ
フィ技術によりパターンニングを行って、上記開孔１０
３上に従来から一般に用いられている５００／２０００
／４０００人構造のＴ ｉ Ｐ ｔ Ａ ｕ −ゲート
電極１０５を形成する。
り蒸着法により約５０００程度のチタン（Ｔｉ）膜、約
２００００程度の白金（ｐｔ）膜、約４００００程度の
金（Ａｕ）膜を順次積層形成し、通常のフォトリソグラ
フィ技術によりパターンニングを行って、上記開孔１０
３上に従来から一般に用いられている５００／２０００
／４０００人構造のＴ ｉ Ｐ ｔ Ａ ｕ −ゲート
電極１０５を形成する。
なお該ゲート電極１０５は、約０．６μｍに幅が狭めら
れた開孔１０３の底面でチャネル層１２に接しショット
キ接合を形成するので、ゲート長約０．６μｍのサブミ
クロンゲートとなる。
れた開孔１０３の底面でチャネル層１２に接しショット
キ接合を形成するので、ゲート長約０．６μｍのサブミ
クロンゲートとなる。
第２図（ｆｌ参照
次いで上記基板上に、ソース電極及びドレイン電極を形
成する領域に対応する第１のＳｉＯ２膜１０膜面０２面
するエツチング用開孔１８を有するレジスト膜１９を形
成し、 該レジスト膜１９をマスクにし、ＣＨＦ：ｌによるＲＩ
Ｅ処理により第１のＳｉＯ□膜１０２に電極形成用開孔
２０を形成する。
成する領域に対応する第１のＳｉＯ２膜１０膜面０２面
するエツチング用開孔１８を有するレジスト膜１９を形
成し、 該レジスト膜１９をマスクにし、ＣＨＦ：ｌによるＲＩ
Ｅ処理により第１のＳｉＯ□膜１０２に電極形成用開孔
２０を形成する。
第２図（幻参照
次いで上記レジスト膜１９を有する基板上に、例えば２
００人程人程厚さの金・ゲルマニウム（ＡｕＧｅ）合金
膜と２８００人程度０厚さのＡｕ膜を積層形成し、リフ
トオフを行って、第１のＳｉＯ２膜１０２の開孔２０内
にＡ ｕ Ｑ ｅ ／ ）、 ｕよりなるソース電極１
１６及びドレイン電極１１７を形成する。
００人程人程厚さの金・ゲルマニウム（ＡｕＧｅ）合金
膜と２８００人程度０厚さのＡｕ膜を積層形成し、リフ
トオフを行って、第１のＳｉＯ２膜１０２の開孔２０内
にＡ ｕ Ｑ ｅ ／ ）、 ｕよりなるソース電極１
１６及びドレイン電極１１７を形成する。
次いで所定温度によるアニール処理を行って上記ソース
電極１１６及びドレイン電極１１７のオーミック接続を
完成し、 本発明の方法によるサブミクロン・ゲートを有するＧａ
ＡｓＭＥＳＦＥＴの要部が完成する。
電極１１６及びドレイン電極１１７のオーミック接続を
完成し、 本発明の方法によるサブミクロン・ゲートを有するＧａ
ＡｓＭＥＳＦＥＴの要部が完成する。
なお本発明の方法は上記ＧａＡＳに限らず、他のｍ−ｖ
族化合物或いはＩＩ−Ｖｌ族化合物を用いるＭＥＳＦＥ
Ｔの製造にも適用される。
族化合物或いはＩＩ−Ｖｌ族化合物を用いるＭＥＳＦＥ
Ｔの製造にも適用される。
以上説明のように本発明の方法によれば、電子ビーム露
光装置のような高価な設備を用いず、通常工程で一般的
に用いられおり、然もバッチ処理で行われるフォトリソ
グラフィ技術、化学気相成長技術及び平面エツチング技
術を用いることにより、極めて容易にサブミクロン長の
ショットキ・ゲートを形成することが出来る。
光装置のような高価な設備を用いず、通常工程で一般的
に用いられおり、然もバッチ処理で行われるフォトリソ
グラフィ技術、化学気相成長技術及び平面エツチング技
術を用いることにより、極めて容易にサブミクロン長の
ショットキ・ゲートを形成することが出来る。
従ってサブミクロン長のショットキ・ゲートを有する電
界効果トランジスタの製造工程における、スルーブツト
が向上し、且つ製造経費の節減が図れる。
界効果トランジスタの製造工程における、スルーブツト
が向上し、且つ製造経費の節減が図れる。
第１図は本発明の原理を示す側断面図、第２図（ａｌ乃
至（ｇｌは本発明の方法の一実施例を示す工程断面図、 第３図は従来のＧａＡｓＭＥＳＦＥＴの要部を示す模式
側断面図である。 図において、 １は半導体ｄ、 ２は第１の絶縁膜、 ３は開孔、 ４は第２の絶縁膜、 ５はゲート電極、 １１は半絶縁性ＧａＡｓ基板、 １２はチャネル層、 １３はソース領域、 １４はドレイン領域、 １８はエツチング用開孔、 １９はレジスト膜、 ２０は電極形成用開孔、 １０２は第１のＳｉｎ、膜、 １０３はゲート形成用開孔、 １０４は第２のＳｉＯ□膜、 １０５はゲート電極、 １１６はソース電極、 １１７はドレイン電極 を示す。 １くざシトＨ丁Ｌ９〕暦ｆｉｅノド Ｔ イ貝・Ｉ餠江
口° 閾某 １ 因 茅３ 閥
至（ｇｌは本発明の方法の一実施例を示す工程断面図、 第３図は従来のＧａＡｓＭＥＳＦＥＴの要部を示す模式
側断面図である。 図において、 １は半導体ｄ、 ２は第１の絶縁膜、 ３は開孔、 ４は第２の絶縁膜、 ５はゲート電極、 １１は半絶縁性ＧａＡｓ基板、 １２はチャネル層、 １３はソース領域、 １４はドレイン領域、 １８はエツチング用開孔、 １９はレジスト膜、 ２０は電極形成用開孔、 １０２は第１のＳｉｎ、膜、 １０３はゲート形成用開孔、 １０４は第２のＳｉＯ□膜、 １０５はゲート電極、 １１６はソース電極、 １１７はドレイン電極 を示す。 １くざシトＨ丁Ｌ９〕暦ｆｉｅノド Ｔ イ貝・Ｉ餠江
口° 閾某 １ 因 茅３ 閥
Claims (1)
- 【特許請求の範囲】 開孔（３）を有する第１の絶縁膜（２）が形成された
半導体基体（１）上に第２の絶縁膜（４）を形成し、該
第２の絶縁膜（４）を平面エッチングして該基体（１）
を表出すると共に、該開孔（３）の側面に選択的に第２
の絶縁膜（４）を残留せしめ、 該開孔（３）内に表出する基体（１）面上に、該基体（
１）に対してショットキ接合を形成する材質よりなるゲ
ート電極（５）を形成する工程を有することを特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152985A JPS61251080A (ja) | 1985-04-27 | 1985-04-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152985A JPS61251080A (ja) | 1985-04-27 | 1985-04-27 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251080A true JPS61251080A (ja) | 1986-11-08 |
Family
ID=14028964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152985A Pending JPS61251080A (ja) | 1985-04-27 | 1985-04-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117366A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01120073A (ja) * | 1987-11-02 | 1989-05-12 | Nec Corp | Ｍｅｓトランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS59205765A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6181673A (ja) * | 1984-09-28 | 1986-04-25 | Sony Corp | 半導体装置 |
-
1985
- 1985-04-27 JP JP9152985A patent/JPS61251080A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
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| JPH01117366A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07107906B2 (ja) * | 1987-10-30 | 1995-11-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH01120073A (ja) * | 1987-11-02 | 1989-05-12 | Nec Corp | Ｍｅｓトランジスタ |
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