JPS62211961A - 化合物半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 化合物半導体装置およびその製造方法であって、基板（
５）上に所定の厚さ（ｄ）を有する側壁（６ａ、６ｂ）
を設け、この側壁を用いて高不純物濃度の第２および第
３の領域（２，３）を自己整合的に第４の領域（４）へ
近接させて形成することにより、大きな動作余裕度、高
集積化および高速化を可能とする。

〔産業上の利用分野〕

本発明は化合物半導体装置およびその製造方法に関し、
特に、高速コンピュータ、高速通信システム等において
要求されている高性能ＬＳＩ（大規模集積回路）の基本
素子としてのＦＥＴ　（電界効果トランジスタ）および
その製造方法に関する。

〔従来の技術、および発明が解決しようとする問題点〕

従来、プレーナ構造のＦＥＴを用いる化合物半導体装置
としては、ＭＥＳＦ１４７　（ショットキーバリアゲー
ト形Ｆ　ＥＴ）　、　ＪＰＥＴ　（接合ゲート形ＦＥＴ
）。

あるいはへテロ接合結晶を用いるもの１例えばＨＥＭＴ
　（高電子移動度トランジスタ）　、　５ＩＳＦＥＴ　
（半導体絶縁ゲート形ＦＩＥＴ）等、があり、製造の容
易さおよび価格の点では、了ビタキシャル成長工程を伴
なわないＭＥＳＦＥＴおよびＪＰＥＴが有利である。

ＭＥＳＦＥＴの場合、基板内に導入される不純物の導電
形が単一であるため、製造工程が比較的簡単である。ま
た、不純物濃度の高いソース領域およびドレイン領域を
ゲート電極に対して自己整合的に形成する技術が開発さ
れていることに伴ない、寄生抵抗の低減およびデバイス
寸法の縮小化が行われ、その結果として現在では、メモ
リ容量１６にビット程度のＳｌ？ＡＭ　（スタティック
形ランダムアクセスメモリ）が試作されるに及んでいる
。

しかしながらＭＥＳＮＥＴにおいては、ゲート・チャネ
ル間のバリアとしてショットキーバリアを用いているた
め、使用可能なゲート電極材料１例えばＷ（タングステ
ン）、Δｌ　（アルミニウム）。

ＷＳ＋、（タングステンシリサイド）等、については０
．８　Ｖ程度の値であり、このため、集積回路を構成し
た際、その論理振幅を大きく取ることができない。従っ
て、回路チップ内のＦＥＴの特性の不均一性に対する回
路の動作余裕度が小さくなり、そのために高密度かつ高
速度のデバイスを再現性良く製造することが困難である
という問題点が生じる。

一方、ＪＰＥＴの場合、ゲート・チャネル間のバリアと
してｐｎ接合を用いているため１．２ｖ程度の値を得る
ことができ、論理振幅についてはＭＥＳＰＥＴによる回
路に比べて１．５倍程度まで大きく取ることができると
いう利点がある。

しかしながらＪＰＥＴにおいては、チャネル領域とゲー
ト領域（ゲート電極にオーミック接触する領域）は互い
に反対のＭ型彫であるため、ＭＥＳＰＥＴにおいて用い
られているような高不純物濃度のソース領域およびドレ
イン領域の自己整合形成を行うと、寄生容量の増加、ブ
レークダウン電圧の低下をひき起こすという問題点があ
る。また、従来構造のＪＦＥＴを単に微細化して高集積
化を行うと、寄生抵抗が増加すると共に電極加工のマス
ク合せ余裕が低下して、動作速度および歩留りが犠牲に
なってしまうという問題点がある。

本発明は、上述した従来形における問題点に鑑み創作さ
れたもので、大きな動作余裕度を維持し、寄生容量およ
び寄生抵抗の増加ならびに耐圧の低下を招くことなく高
集積化および高速化を可能とし、歩留りの改善に寄与す
ることができる化合物半導体装置およびその製造方法を
提供することを目的としている。

〔問題点を解決するための手段〕

第１図に本発明の一形態としての化合物半導体装置の原
理ブロック図が示される。

第１図において５は化合物半導体の基板であり、該基板
５上には所定の厚さｄを有する２個の側壁６ａ、６ｂが
対向配置されている。

１はキャリヤ通路用の第１の領域であって、−導電形（
ｎ形またはｐ形）の不純物を含んでいる。

２および３はそれぞれキャリア注入用の第２の領域、キ
ャリヤ排出用の第３の領域であって、それぞれ第１の領
域（１）と同じ導電形（ｎ形またはｐ形）の不純物を高
濃度（ｎ”またはｐ”）に含み、側壁６ａ、６ｂの外側
の各端部に対してそれぞれ自己整合的に形成されている
。４はキャリヤ制御用の第４の領域であって、第１の領
域（１１と反対導電形（ｐ形またはｎ形）の不純物を含
み、側壁６ａ。

６ｂの内側の端部に対応して形成されている。

従って、本発明の装置は全体として、高不純物濃度（ｎ
”またはｐｌの第２の領域２および第３の領域３が、該
領域２．３とは反対導電形の第４の領域４から所定の距
離ｄだけ隔てられて自己整合的に形成されている。

また、本発明の他の形態によれば、第１図の化合物半導
体装置の製造方法が提供される。この製造方法は、化合
物半導体の基板５の表面に一導電形（ｎ形またはｐ形）
の不純物を導入して第１の領域１を形成した後で、該第
１の領域１上に所定の厚さｄを有する２個の側壁６ａ、
６ｂを対向させて形成し、前記基板５の表面に前記第１
の領域１と同じ導電形（ｎ形またはｐ形）の不純物を高
濃度（ｎ′″またはｐ”）に導入することにより第２の
領域２および第３の領域３をそれぞれ前記側壁６ａ、６
ｂの外側の各端部に対して自己整合的に形成し、そして
、前記基板５の表面に前記第１の領域１と反対導電形（
ｐ形またはｎ形）の不純物を導入することにより第４の
領域４を前記側壁６ａ、６ｂの内側の端部に対応させて
形成する、ことを特徴としている。

〔作　用〕

本発明による化合物半導体装置およびその製造方法にお
いては、キャリヤ通路用の第１の領域１とキャリヤ制御
用の第４の領域４の間にｐｎ接合が用いられているため
、該第１の領域・第４の領域間でのキャリヤに対するポ
テンシャルバリアが大きいので論理振幅を大きく取るこ
とができ、それによって大きな動作余裕度が保証される
。また、高不純物濃度（ｎ”またはｐ＋）の第２の領域
２および第３の領域は前記第４の領域４に対して自己整
合的に形成され、かつこれらの距離は間隔保持用側壁６
ａ　、　６ｂによってｄに保たれるので、加工マスクの
位置合せ工程が不要となり、寄生抵抗および寄生容量の
増加ならびに耐圧の低下を招くことなく高集積化が可能
となり、伝達コンダクタンスｇｍが改善されるので高速
化が可能となる。

〔実施例〕

第２図に本発明の一実施例としての化合物半導体装置の
構成が断面的に示され、第３図には該装置の製造工程が
示される。

第２図の装置はｎチャネル形ＧａＡｓ　（ガリウムヒ素
）　ＪＦＥＴの場合を示し、図中、５はｐ−形半絶縁性
ＧａＡｓ基板である。基板５の表面にはｎ形チャネル領
域１が形成され、さらにこのｎ形チャネル領域１内の基
板表面にはｐ形ゲーＨＪ域４が形成されており、このｐ
形ゲート領域４にオーミック接触によるゲート電極Ｇが
自己整合的に設けられている。また、チャネル領域１の
両側には、ゲート電極Ｇの側面に設けられた厚さｄの側
壁６ａ、６ｂを用いて自己整合的に高濃度のｎ゛形ソー
ス領域２およびｎ“形ドレイン領域３が形成されており
、ソースおよびドレインの各領域にはそれぞれソース電
極Ｓ、ドレイン電極りがオーミック接触により設けられ
ている。７は各電極間を絶縁するための絶縁層であり、
この絶縁層は側壁６ａ、６ｂと同じ材料で形成されてい
る。

以下、第３図を参照しながら第２図装置の製造工程を説
明する。

まず、工程（ａｌにおいては、予めフォトリソグラフィ
工程によりパターニング露光および現象の完了した後の
フォトレジスト層１０が形成されたｐ−形半絶縁性基板
５に対して、Ｓｉ　のイオン注入２０（エネルギー１２
０ＫｅＶ、ドーズ量２　Ｘ　１０’　２ｃｍ−２）１０
は除去され、さらにスパッタにより窒化アルミニウム（
Ａｊ！　Ｎ）からなる保護膜が基板上にデポジションさ
れた後、８５０°Ｃ９１０分間の活性化熱処理が施され
る。この熱処理が施された後、保護膜は熱リン酸により
除去される。

工程（ｂ）においてはダミーゲート３０が形成される。

このダミーゲート３０は、温度３５０°Ｃの下でＣＶＤ
　（化学気相成長）法によりｎ形チャネル領域１上にシ
リコン酸化膜（ＳｉＯｚ）　（厚さ８０００人）をデポ
ジションした後、パターニングを行い、プラズマ状態の
ＣＩＩＰ３ガス雰囲気中で異方性のＲＩＢ（反応性イオ
ンエツチング）を行うことにより、形成される。

工程ｔｃ）においては、温度３００℃の下でプラズマＣ
ＶＤ法により基板上にシリコン窒化膜（ＳｉＮｘ）４０
　（厚さ３０００人）がデポジションされる。

工程＋ｄｌにおいては、基板」−にデポジションされた
シリコン窒化膜４０に対して、プラズマ状態のくＣＦ４
＋０□）ガス雰囲気中で異方性のエツチング（ＲＴ　Ｅ
）が行われ、それによって側壁６ａ＋６ｂ　（厚さｄ　
＝３０００人）が形成される。

工程（ｅｌにおいては、予めフォトリングラフィ工程に
よりパターニング露光および現象の完了した（］１） 後のフォトレジスト層１１が形成されたｐ−形半絶縁性
基板５に対して、Ｓｉのイオン注入２】（エネルギー１
７５ＫｅＶ、　　ドーズ量２　Ｘｌ０１３ｃｍ−２）が
行われ、高ン農度のｎ゛形ソース領域２およびｎ・形ド
レイン領域３が形成される。この場合、ソースおよびド
レイン領域はそれぞれ側壁６ａ、６ｂの外側の端部に対
して自己整合的に形成される。ソースおよびドレイン領
域の形成後、フォトレジスト層ＩＩは除去され、さらに
スパッタにより窒化アルミニウム（ＡＩｌＮ）からなる
保護膜が基板」二にデポジションされた後、７５０℃、
１５分間の活性化熱処理が施される。この熱処理が施さ
れた後、保護膜は熱リン酸により除去される。

工程（ｆｌにおいては表面の平坦化が行われる。これは
、温度３００℃の下でプラズマＣＶＤ法により基板上に
シリコン窒化膜（ＳｉＮＪ勇阜相棚７（厚さ８０００人
）をデポジションした後、フォトレジストをスピンコー
ド法により塗布し、プラズマ状態の（ＣＦ４＋Ｏ□）ガ
ス雰囲気中で、レジストとＳｉＮ、（の選択比が１とな
る条件下でエツチング（ＲＩ　Ｅ）を行うことにより、
平坦化される。

工程＋ｇ＋においては、（１１□０＋ＮＨ３Ｆ）の溶液
を用いたウニソ）・エツチングにより、５ｉ（ｈからな
るダミーゲート３０の部分のみが除去される。

工程（ｈ）においては、ダミーゲートが抜けた部分に対
して、Ｚｎのイオン注入２２　（エネルギー６０ＫｅＶ
、ドーズ量３　ＸＩＱ”ｃｍ−２）が行われ、ｐ形ゲー
ト領域４がｎ形チャネル領域１内に形成される。このｐ
形ゲート領域４の形成後、好適には窒化アルミニウム（
Ａ　Ｉ　Ｎ）からなる保護膜がデポジションされて、９
００℃、１０秒間の活性化熱処理が施される。この熱処
理が施された後、保護膜は熱リン酸により除去される。

工程（１１においてば、ｐ形ゲート領域４に対してゲー
ト電極Ｇがオーミック接触して自己整合的に形成される
。このゲート電極Ｇは、ｐ形ゲート領域４にＡｕ／Ｚｎ
の合金を蒸着させ、パターニング（イオンミリング）を
行って不要の部分を除去することにより、形成される。

最後の工程（ｊ）においては、ソース電極Ｓおよびドレ
イン電極りが形成される。ソースおよびドレイン電極は
、プラズマ状態の（ＣＦ４＋Ｏ□）ガス雰囲気中でエツ
チング（ＲＩ　Ｅ）を行ってコンタクト窓を形成した後
、それぞれのｎ゛の領域にＡｕＧｅ／Ａｕの合金を蒸着
させ１．パターニング（イオンミリングまたはリフトオ
フ）を行って不要の部分を除去することにより、形成さ
れる。

以上説明した工程に従って製造されたｎチャネル形Ｇａ
Ａｓ　ＪＦＥＴにおいては、側壁６ａ、６ｂをマスクと
するイオン注入により、高不純物濃度（ｎ′″）のソー
スおよびドレイン領域が側壁の厚さｄ　　（＝３０００
人）の分だけｐ形ゲート領域４から隔てられており、し
かもソースおよびドレイン領域はチャネル領域１に対し
て自己整合的に形成されているので、寄生抵抗の低減が
可能になると共に、位置合わせ工程が不要となり、高集
積化が可能になる。

高濃度（ｎ゛）の領域とｐ形ゲート領域４の間の距離は
マスク合せ精度で決まり、一般には余裕を見込んで１μ
ｍ程度が限度となるが、本実施例の製造方法によれば、
この距離は側壁６ａ、６ｂの厚さＤ　（＝３０ＱＯ人）
によって決定されることになる。

すなわち、チャネル領域の寄生抵抗分は約１／３となり
、（ｎ゛）ｎｕ域の抵抗も含めた値では、従来例の寄生
抵抗値約２３Ωに対して、第２図実施例によれば約１０
Ωに低減される。

さらに、第４図にはデー１−長Ｌｇと伝達コンダクタン
スｇｍの関係が示される。伝達コンダクタンスｇｎｌは
、第４図に示されるように従来例の場合はゲート長Ｉ　
Ｐ、が短い領域では飽和する傾向にあったが、第２図実
施例によって改善されており、−例としてゲート長Ｉ１
ｇが１μｍの場合、従来例の約２３０ｍ５／ｍｍに対し
第２図実施例では約３２０ｍ５／ｍｍとなっており、従
来の約１．４倍に改善されている。従って、短ゲート長
のＧａＡｓ　ＪＦＥＴの場合でも高速化が可能になる。

以十、本発明の一実施例としてｎチャネル形ＪＰＥＴの
場合について説明したが、それに限らず、ｐチャネル形
ＪＦＦ、Ｔに対しても同様に応用が可能であることばも
らろんである。また、ゲート領域の形成方法（第３図の
工程（ｈｌ参照）として−１１ｉの実施例ではイオン注
入法を用いたが、それに限らず、気相または固相の拡散
源からの不純物拡散法を用いる場合についても同様の効
果が得られる。

さらに、基板材料としてはＧａＡｓ以夕■に、ＩｎＡｓ
。

ＩｎＳｂ、　ＩｎＰ等のｍ−ｖ化合物半導体、　ＺｎＯ
，Ｚｎ５ｅ等のｎ−ｖｒ化合物半導体、さらにばＡｌ　
ＧａＡｓ＋ＴｎＧａＡ’ｓ、　ＩｎＡｓＰ、　ＩｎＧａ
Ａｎ　Ｐ等の三元、四元混晶基板を用いることも可能で
あり、同様の効果が期待できる。

〔発明の効果〕

以上説明したように本発明によれば、大きな動作余裕度
を維持すると共に、寄生抵抗および寄生容量の増加なら
びに耐圧の低下を招くことなく高集積化および高速化を
図ることができ、歩留りの改善に寄与することができる
。具体的には、メモリ容量１６にのＳＩ？ＡＭ等の高密
度かつ高速集積回路の基本素子に適した。ＩＰＥＴを容
易に製造することができる。

（Ｉ６）

【図面の簡単な説明】

第１図は本発明による化合物半導体装置の原理プロ・ツ
ク図、 第２図は本発明の一実施例の構成を示す断面図、第３図
は第２図に示される装置の製造工程図、第４図はゲート
長ＬｆＸと伝達コンダクタンスｇｍの関係を示す図、で
ある。 １・・・第１の領域（チャネル領域）、２・・・第２の
領域（ソース領域）、 ３・・・第３の領域（ドレイン領域）、４・・・第４の
領域（ゲート領域）、 ５・・・基板、　　６ａ、６ｂ・・・側壁、　ｄ・・・
側壁の厚さ。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体の基板（５）と、 該基板（５）上に対向配置された所定の厚さ（ｄ）を有
   する２個の側壁（６ａ、６ｂ）を有し、前記基板（５）
   の表面に、 一導電形の不純物を含み、前記側壁（６ａ、６ｂ）の外
   側の端部に対応して形成されたキャリヤ通路用の第１の
   領域（１）と、 該第１の領域（１）と同じ導電形の不純物を高濃度に含
   み、前記側壁（６ａ、６ｂ）の外側の各端部に対してそ
   れぞれ自己整合的に形成されたキャリヤ注入用の第２の
   領域（２）、キャリヤ排出用の第３の領域（３）と、 前記第１の領域（１）と反対導電形の不純物を含み、前
   記側壁（６ａ、６ｂ）の内側の端部に対応して形成され
   たキャリヤ制御用の第４の領域（４）とを備えた、こと
   を特徴とする化合物半導体装置。 ２、前記基板（５）が前記第１の領域（１）と反対導電
   形の化合物半導体からなる特許請求の範囲第１項記載の
   装置。 ３、前記基板（５）が半絶縁性の化合物半導体からなる
   特許請求の範囲第１項記載の装置。 ４、化合物半導体の基板（５）の表面に一導電形の不純
   物を導入して第１の領域（１）を形成した後で、該第１
   の領域（１）上に所定の厚さ（ｄ）を有する２個の側壁
   （６ａ、６ｂ）を対向させて形成し、前記基板（５）の
   表面に前記第１の領域（１）と同じ導電形の不純物を高
   濃度で導入することにより第２の領域（２）および第３
   の領域（３）をそれぞれ前記側壁（６ａ、６ｂ）の外側
   の各端部に対して自己整合的に形成し、そして、 前記基板（５）の表面に前記第１の領域（１）と反対導
   電形の不純物を導入することにより第４の領域（４）を
   前記側壁（６ａ、６ｂ）の内側の端部に対応させて形成
   する、ことを特徴とする化合物半導体装置の製造方法。