JPS634955B2 - - Google Patents
Info
- Publication number
- JPS634955B2 JPS634955B2 JP57001072A JP107282A JPS634955B2 JP S634955 B2 JPS634955 B2 JP S634955B2 JP 57001072 A JP57001072 A JP 57001072A JP 107282 A JP107282 A JP 107282A JP S634955 B2 JPS634955 B2 JP S634955B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- layer
- gate
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 26
- 239000012212 insulator Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 38
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 37
- 238000000034 method Methods 0.000 description 34
- 230000003071 parasitic effect Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000004943 liquid phase epitaxy Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 208000012868 Overgrowth Diseases 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012993 chemical processing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 235000019988 mead Nutrition 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2258—Diffusion into or out of AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は一般に半導体デバイスの製造方法、よ
り具体的には自己整合GaAs金属―半導体電界効
果トランジスタ（MESFET）の製造方法に関す
る。
り具体的には自己整合GaAs金属―半導体電界効
果トランジスタ（MESFET）の製造方法に関す
る。
背景技術
電界効果トランジスタ（FET）の高速性能特
性は、とりわけキヤリア移動度、チヤネル長及び
デバイスの寄生チヤネル抵抗に依存する。バルク
移動度はGaAsにおいてシリコンよりもかなり高
いので、GaAsを用いて製造された集積回路を使
えば等しい速度―電力積の動作に関してシリコン
を用いて得られるよりもかなり高い性能が得られ
る。
性は、とりわけキヤリア移動度、チヤネル長及び
デバイスの寄生チヤネル抵抗に依存する。バルク
移動度はGaAsにおいてシリコンよりもかなり高
いので、GaAsを用いて製造された集積回路を使
えば等しい速度―電力積の動作に関してシリコン
を用いて得られるよりもかなり高い性能が得られ
る。
初期のGaAs MESFET構造は比較的大きなゲ
ート―ドレイン分離及びゲート―ソース分離を有
していた。Meadの論文“Schottky Barrier
Gate Field Effect Transistor”、Proceeding of
the IEEE、54、307（1966）はそのような初期の
構造を説明している。これらの初期のMESFET
構造は典型的な場合ゲート長と同程度のゲート―
ソース及びゲート―ドレイン分離寸法を有してい
た。その結果、そのような初期の構造の最小ソー
ス―ドレイン分離は最小ゲート長の約３倍であつ
た。ゲートの下の領域だけが電流の導通を電気的
に制御されるので、残るチヤネルの2/3は寄生抵
抗及びそれに伴なう寄生チヤネル・キヤパシタン
スに寄与した。そのような初期の構造はデバイ
ス・サイズがかなり大きいために回路集積化が低
いレベルになる欠点があつた。またそのような初
期のデバイス構造に固有の寄生効果は性能に有害
な影響を与え、GaAs MESFETの基本的性能限
界よりも遥かに低い性能限界を与えた。
ート―ドレイン分離及びゲート―ソース分離を有
していた。Meadの論文“Schottky Barrier
Gate Field Effect Transistor”、Proceeding of
the IEEE、54、307（1966）はそのような初期の
構造を説明している。これらの初期のMESFET
構造は典型的な場合ゲート長と同程度のゲート―
ソース及びゲート―ドレイン分離寸法を有してい
た。その結果、そのような初期の構造の最小ソー
ス―ドレイン分離は最小ゲート長の約３倍であつ
た。ゲートの下の領域だけが電流の導通を電気的
に制御されるので、残るチヤネルの2/3は寄生抵
抗及びそれに伴なう寄生チヤネル・キヤパシタン
スに寄与した。そのような初期の構造はデバイ
ス・サイズがかなり大きいために回路集積化が低
いレベルになる欠点があつた。またそのような初
期のデバイス構造に固有の寄生効果は性能に有害
な影響を与え、GaAs MESFETの基本的性能限
界よりも遥かに低い性能限界を与えた。
米国特許第3609477号明細書は寄生チヤネル抵
抗の問題に言及している。それによれば非常に伝
導度の高い材料を寄生チヤネル領域に用いる事に
よつて寄生チヤネル抵抗の問題が緩和される。
抗の問題に言及している。それによれば非常に伝
導度の高い材料を寄生チヤネル領域に用いる事に
よつて寄生チヤネル抵抗の問題が緩和される。
寄生チヤネル抵抗の問題は米国特許第3855690
号及び第3943622号明細書においても認識されて
いる。それらによれば寄生チヤネル抵抗は、メサ
として知られている小面を有する（faceted）ソ
ース及びドレイン領域を成長させる事によつて減
らす事ができる。これらの領域即ちメサは隔離し
ており、過成長したへり部分を有する小面を持
つ。小面を有するソース及びドレインはゲートの
付着用のマスクとして利用される。過成長部はソ
ース及びドレインのすぐ近くの表面を遮蔽し、そ
れによつてソース（又はドレイン）とゲートとの
間の短絡を防止する。
号及び第3943622号明細書においても認識されて
いる。それらによれば寄生チヤネル抵抗は、メサ
として知られている小面を有する（faceted）ソ
ース及びドレイン領域を成長させる事によつて減
らす事ができる。これらの領域即ちメサは隔離し
ており、過成長したへり部分を有する小面を持
つ。小面を有するソース及びドレインはゲートの
付着用のマスクとして利用される。過成長部はソ
ース及びドレインのすぐ近くの表面を遮蔽し、そ
れによつてソース（又はドレイン）とゲートとの
間の短絡を防止する。
従来の自己整合GaAs FETが米国特許第
3713912号明細書に記載されている。その構造は
導電性表面被覆を上に有するｎ型GaAs基板及び
半絶縁層を含む。絶縁ゲートFETはそのような
層に１対の窓を穿ちその窓からｐ型又はｎ型の物
質を導入する事によつて形成される。
3713912号明細書に記載されている。その構造は
導電性表面被覆を上に有するｎ型GaAs基板及び
半絶縁層を含む。絶縁ゲートFETはそのような
層に１対の窓を穿ちその窓からｐ型又はｎ型の物
質を導入する事によつて形成される。
別の従来の自己整合GaAs FET構造が米国特
許第4111725号明細書に記載されている。そのデ
バイス構造はソース及びドレインとして働くｎ＋
GaAsエピタキシヤル層によつて横方向が限定さ
れたゲートとして働くｎ GaAsメサを含む。ソ
ース及びドレイン層は分子線エピタキシーによつ
て形成され、その結果得られたデバイスは絶縁ゲ
ートFET（MISFET）であつてMESFETではな
い。
許第4111725号明細書に記載されている。そのデ
バイス構造はソース及びドレインとして働くｎ＋
GaAsエピタキシヤル層によつて横方向が限定さ
れたゲートとして働くｎ GaAsメサを含む。ソ
ース及びドレイン層は分子線エピタキシーによつ
て形成され、その結果得られたデバイスは絶縁ゲ
ートFET（MISFET）であつてMESFETではな
い。
米国特許第4222164号明細書はドレインとソー
スとの間のチヤネル間隔が大幅に減少した自己整
合MES構造を記載している。それによればソー
ス、ドレイン及びゲートの分離はそれらの間の絶
縁体によつて与えられている。このデバイスは、
上に反対極性のエピタキシヤル層を有する半導体
部材上に製造される。
スとの間のチヤネル間隔が大幅に減少した自己整
合MES構造を記載している。それによればソー
ス、ドレイン及びゲートの分離はそれらの間の絶
縁体によつて与えられている。このデバイスは、
上に反対極性のエピタキシヤル層を有する半導体
部材上に製造される。
発明の開示
本発明の主な目的は、寄生チヤネル抵抗及びそ
れに伴なう寄生キヤパシタンスが共に減少した高
性能の自己整合GaAs MESFETの製造方法を提
供する事である。
れに伴なう寄生キヤパシタンスが共に減少した高
性能の自己整合GaAs MESFETの製造方法を提
供する事である。
本発明の他の主な目的は、自己整合GaAs
MESFETを製造する単純な方法を提供する事で
ある。
MESFETを製造する単純な方法を提供する事で
ある。
本発明の目的は、最小のチヤネル長のガリウ
ム・ヒ素MESFETの製造方法を提供する事であ
る。
ム・ヒ素MESFETの製造方法を提供する事であ
る。
本発明の他の目的は、高レベルの回路集積化が
できる最小の面積を有する自己整合ガリウム・ヒ
素MESFETデバイスの製造方法を提供する事で
ある。
できる最小の面積を有する自己整合ガリウム・ヒ
素MESFETデバイスの製造方法を提供する事で
ある。
本発明の他の目的は、通常のフオトリソグラフ
イ技術を用いたサブミクロン自己整合GaAs
MESFETの製造方法を提供することである。
イ技術を用いたサブミクロン自己整合GaAs
MESFETの製造方法を提供することである。
そこで、本発明の電界効果トランジスタの製造
方法は、(a)半導体層上に、第１の距離だけ間隔を
あけて配置された１対の拡散源を設ける工程と、
(b)上記拡散源及び上記半導体層上に絶縁物の層を
形成する工程と、(c)上記拡散源からの拡散により
上記半導体層中に、上記第１の距離よりも短かい
第２の距離だけ間隔をあけたソース及びドレイン
を形成する１対の不純物領域を設ける工程と、(d)
上記拡散源の間の上記半導体層に露出領域を設け
且つ上記拡散源の側面上に上記絶縁物の側壁を残
すように上記絶縁物層を方向性をもつたエツチン
グにより除去して上記第２の距離より短かい長さ
のゲート領域を画定する工程と、(e)上記ソース及
び上記ドレインにおいて上記半導体層を露出させ
るために上記拡散源を除去する工程と、(f)上記ソ
ース及び上記ドレイン並びに上記ゲート領域上に
同一金属層を被着し、上記ソース及び上記ドレイ
ンの電気接点並びに該電気接点と上記絶縁物側壁
の幅だけ離隔したゲートを形成する工程と、を含
むことを特徴としている。
方法は、(a)半導体層上に、第１の距離だけ間隔を
あけて配置された１対の拡散源を設ける工程と、
(b)上記拡散源及び上記半導体層上に絶縁物の層を
形成する工程と、(c)上記拡散源からの拡散により
上記半導体層中に、上記第１の距離よりも短かい
第２の距離だけ間隔をあけたソース及びドレイン
を形成する１対の不純物領域を設ける工程と、(d)
上記拡散源の間の上記半導体層に露出領域を設け
且つ上記拡散源の側面上に上記絶縁物の側壁を残
すように上記絶縁物層を方向性をもつたエツチン
グにより除去して上記第２の距離より短かい長さ
のゲート領域を画定する工程と、(e)上記ソース及
び上記ドレインにおいて上記半導体層を露出させ
るために上記拡散源を除去する工程と、(f)上記ソ
ース及び上記ドレイン並びに上記ゲート領域上に
同一金属層を被着し、上記ソース及び上記ドレイ
ンの電気接点並びに該電気接点と上記絶縁物側壁
の幅だけ離隔したゲートを形成する工程と、を含
むことを特徴としている。
本発明のこれらの及び他の目的は以下に説明す
る自己整合GaAs FETの製造方法から明らかに
なるであろう。自己整合GaAs MESFETは、ｎ
型GaAsの第１の層及びｎ＋Ga1-xAlxAsの第２の
層（但しｘ0.15）を有する半絶縁性GaAs基板
から成る構造体を用いて製造される。この構造体
上に第１のフオトレジスト層が塗布される。この
第１のフオトレジスト層は選択的に露光及び現像
されて、トランジスタ領域及びフイールド領域を
画定するパターン化開口を提供する。フイールド
領域において第１の層及び第２の層は選択的にエ
ツチングする事によつて半絶縁性GaAsのレベル
で除去される。この構造体の上に第２のフオトレ
ジスト層が塗布され、次いで露光及び現像されて
トランジスタ領域内にゲート領域を画定するパタ
ーン化開口を提供する。次にゲート領域の第２の
層は選択的にエツチングされ、間にゲートを有す
る２つのメサを形成する。その結果得られた構造
体は窒化シリコン（Si3N4）で被覆される。
る自己整合GaAs FETの製造方法から明らかに
なるであろう。自己整合GaAs MESFETは、ｎ
型GaAsの第１の層及びｎ＋Ga1-xAlxAsの第２の
層（但しｘ0.15）を有する半絶縁性GaAs基板
から成る構造体を用いて製造される。この構造体
上に第１のフオトレジスト層が塗布される。この
第１のフオトレジスト層は選択的に露光及び現像
されて、トランジスタ領域及びフイールド領域を
画定するパターン化開口を提供する。フイールド
領域において第１の層及び第２の層は選択的にエ
ツチングする事によつて半絶縁性GaAsのレベル
で除去される。この構造体の上に第２のフオトレ
ジスト層が塗布され、次いで露光及び現像されて
トランジスタ領域内にゲート領域を画定するパタ
ーン化開口を提供する。次にゲート領域の第２の
層は選択的にエツチングされ、間にゲートを有す
る２つのメサを形成する。その結果得られた構造
体は窒化シリコン（Si3N4）で被覆される。
GaAs MESFETのソース及びドレインは通常
の熱拡散法を用いて２つのメサの領域の第１の層
へ第２の層からｎ＋不純物を選択的に導入する事
によつて形成される。次に高度に方向性のある反
応性イオン・エツチングを用いて、ゲート領域に
おいて基板レベルまでSi3N4層をほぼ除去し、２
つのメサの側面上にSi3N4層の側壁を残す。次に
２つのメサの第２の層が除去され、Si3N4側壁に
よつて分離されたGaAs MESFETのソース及び
ドレイン領域を露出させる。次にGaAs
MESFETのゲートを形成し、Si3N4の側壁によ
つて分離されたGaAs MESFETのドレイン及び
ソースとの電気接点を形成するために金属層が付
着される。この方法を用いて形成されたGaAs
MESFET構造体はソース及びドレインがその中
間のゲートと近接している。
の熱拡散法を用いて２つのメサの領域の第１の層
へ第２の層からｎ＋不純物を選択的に導入する事
によつて形成される。次に高度に方向性のある反
応性イオン・エツチングを用いて、ゲート領域に
おいて基板レベルまでSi3N4層をほぼ除去し、２
つのメサの側面上にSi3N4層の側壁を残す。次に
２つのメサの第２の層が除去され、Si3N4側壁に
よつて分離されたGaAs MESFETのソース及び
ドレイン領域を露出させる。次にGaAs
MESFETのゲートを形成し、Si3N4の側壁によ
つて分離されたGaAs MESFETのドレイン及び
ソースとの電気接点を形成するために金属層が付
着される。この方法を用いて形成されたGaAs
MESFET構造体はソース及びドレインがその中
間のゲートと近接している。
また本発明の特に新規な工程は別のやり方で簡
潔に述べる事ができる。より具体的には、１対の
拡散源が半導体層上に配置され、第１の距離だけ
離れたMESFETを製造する方法において、特に
新規な工程は下記の通りである。即ち、(a)上記拡
散源の間の上記半導体層の領域を露出させるため
に上記拡散源の周囲を絶縁物で囲み、それによつ
て上記第１の距離よりも小さな長さのゲート領域
を画定する事。(b)上記FETのソース及びドレイ
ンを形成する上記半導体層中の１対の不純物添加
領域を設けるために上記拡散源を外方拡散する
事。ソース及びドレインは上記第１の距離よりも
小さな、しかし上記ゲート領域の長さよりは大き
な距離だけ離れている。(c)上記拡散源を除去し、
上記ソース及びドレイン上に上記半導体層の付加
的露出領域を与える。上記露出領域の全ては絶縁
体で囲まれている。上記新規な工程を含む方法を
用いれば、通常のフオトリソグラフイ技術を用い
てサブミクロンの自己整合GaAs MESFETを製
造できる。
潔に述べる事ができる。より具体的には、１対の
拡散源が半導体層上に配置され、第１の距離だけ
離れたMESFETを製造する方法において、特に
新規な工程は下記の通りである。即ち、(a)上記拡
散源の間の上記半導体層の領域を露出させるため
に上記拡散源の周囲を絶縁物で囲み、それによつ
て上記第１の距離よりも小さな長さのゲート領域
を画定する事。(b)上記FETのソース及びドレイ
ンを形成する上記半導体層中の１対の不純物添加
領域を設けるために上記拡散源を外方拡散する
事。ソース及びドレインは上記第１の距離よりも
小さな、しかし上記ゲート領域の長さよりは大き
な距離だけ離れている。(c)上記拡散源を除去し、
上記ソース及びドレイン上に上記半導体層の付加
的露出領域を与える。上記露出領域の全ては絶縁
体で囲まれている。上記新規な工程を含む方法を
用いれば、通常のフオトリソグラフイ技術を用い
てサブミクロンの自己整合GaAs MESFETを製
造できる。
発明を実施するための最良の形態
第１Ｇ図を参照すると、基板１０はその上に本
発明の方法に従つて作られた自己整合MESFET
を有する。MESFETはチヤネル２４上の金属ゲ
ート１４、ｎ＋ソース２２及びｎ＋ドレイン２６
を有する３端子デバイスである。ゲート１４を形
成するのに使つたのと同じ金属層が、ソース金属
接点１２及びドレイン金属接点１６を設けるため
にも使われている。ゲート１４と２つの金属のソ
ース及びドレイン接点１２及び１６との間の電気
的分離は絶縁物の側壁８によつて与えられる。隣
接するデバイスの分離は絶縁物側壁２０によつて
与えられる。ゲート１４の電位の影響の下にある
チヤネル２４によるソース２２とドレイン２６と
の間の電気伝導を利用するMESFETの動作は、
周知のシヨツトキー障壁電界効果トランジスタの
動作の理論に従う。
発明の方法に従つて作られた自己整合MESFET
を有する。MESFETはチヤネル２４上の金属ゲ
ート１４、ｎ＋ソース２２及びｎ＋ドレイン２６
を有する３端子デバイスである。ゲート１４を形
成するのに使つたのと同じ金属層が、ソース金属
接点１２及びドレイン金属接点１６を設けるため
にも使われている。ゲート１４と２つの金属のソ
ース及びドレイン接点１２及び１６との間の電気
的分離は絶縁物の側壁８によつて与えられる。隣
接するデバイスの分離は絶縁物側壁２０によつて
与えられる。ゲート１４の電位の影響の下にある
チヤネル２４によるソース２２とドレイン２６と
の間の電気伝導を利用するMESFETの動作は、
周知のシヨツトキー障壁電界効果トランジスタの
動作の理論に従う。
第１Ａ図〜第１Ｇ図は本発明の方法による自己
整合GaAs MESFETの製造の順次の工程を示
す。第１Ａ図を参照するとMESFETは例えば約
0.38mm（15ミル）の厚さのGaAs基板等の半絶縁
性基板上に製造される。基板１０上には第１の軽
く不純物添加された半導体層３０が形成される。
例えばそのような半導体層３０はｎ−又はｎ型の
いずれかのGaAsである事が好ましい。そのよう
な軽く不純物添加された半導体層３０は通常の
CVD又は分子線エピタキシー（MBE）技術によ
つて作られる。また半導体層３０は液相エピタキ
シー（LPE）又は金属有機気相エピタキシー
（MOVPE）によつても形成され得る。半導体層
３０の不純物添加レベルは５×1016〜５×1017／
cm3の範囲にわたり、その厚さは100nmから300nm
の範囲にわたる。
整合GaAs MESFETの製造の順次の工程を示
す。第１Ａ図を参照するとMESFETは例えば約
0.38mm（15ミル）の厚さのGaAs基板等の半絶縁
性基板上に製造される。基板１０上には第１の軽
く不純物添加された半導体層３０が形成される。
例えばそのような半導体層３０はｎ−又はｎ型の
いずれかのGaAsである事が好ましい。そのよう
な軽く不純物添加された半導体層３０は通常の
CVD又は分子線エピタキシー（MBE）技術によ
つて作られる。また半導体層３０は液相エピタキ
シー（LPE）又は金属有機気相エピタキシー
（MOVPE）によつても形成され得る。半導体層
３０の不純物添加レベルは５×1016〜５×1017／
cm3の範囲にわたり、その厚さは100nmから300nm
の範囲にわたる。
第１の層３０の上に、第１の層３０と同じ導電
型の高濃度に不純物添加した半導体の第２の層５
０が形成される。例えばそのような高濃度不純物
添加半導体層５０は好ましくはｎ＋型Ga1-xAlx
As（但しｘ0.15）である。層５０はLPE、MBE
又はMOVPE技術によつても形成できる。そのよ
うな第２の層５０は好ましくは約1019／cm3の不純
物添加レベルのセレン又はイオウ又はその両者の
不純物を有する。層５０の厚さは200nmから
500nmであつて、アルミニウム含有量は15％以上
即ちｘ＞0.15である。層５０のアルミニウムの代
りにインジウム又は他の適当な物質を用いてもよ
い。
型の高濃度に不純物添加した半導体の第２の層５
０が形成される。例えばそのような高濃度不純物
添加半導体層５０は好ましくはｎ＋型Ga1-xAlx
As（但しｘ0.15）である。層５０はLPE、MBE
又はMOVPE技術によつても形成できる。そのよ
うな第２の層５０は好ましくは約1019／cm3の不純
物添加レベルのセレン又はイオウ又はその両者の
不純物を有する。層５０の厚さは200nmから
500nmであつて、アルミニウム含有量は15％以上
即ちｘ＞0.15である。層５０のアルミニウムの代
りにインジウム又は他の適当な物質を用いてもよ
い。
第１Ｂ図を参照すると、第１のフオトレジスト
層５２が第２の層５０の上に配置される。次にフ
オトレジスト層５２は通常のフオトリソグラフイ
技術により選択的に露光及び現像されパターン化
開口を与える。このようにして自己整合
MESFETのためのトランジスタ領域６０及びフ
イールド領域４０を画定する。フイールド領域４
０は、第１及び第２の層３０及び５０を除去しフ
イールド領域４０の基板１０を露出させるために
基板１０のレベルまで選択的にエツチングされ
る。
層５２が第２の層５０の上に配置される。次にフ
オトレジスト層５２は通常のフオトリソグラフイ
技術により選択的に露光及び現像されパターン化
開口を与える。このようにして自己整合
MESFETのためのトランジスタ領域６０及びフ
イールド領域４０を画定する。フイールド領域４
０は、第１及び第２の層３０及び５０を除去しフ
イールド領域４０の基板１０を露出させるために
基板１０のレベルまで選択的にエツチングされ
る。
次に第１Ｂ図に示される構造に第２のフオトレ
ジスト層が塗布される。この第２のフオトレジス
ト層は通常のフオトリソグラフイ技術によりパタ
ーン化開口を設けるように選択的に露光及び現像
される。このようにしてトランジスタ領域６０
（第１Ｂ図参照）内にゲート領域６６（第１Ｃ図
参照）を画定する。ゲート領域６６は通常の化学
的手段によつて選択的にエツチングされ、間にゲ
ート領域６６を有する２つのメサ６２及び６４を
形成するために層５０が除去される。層６２Ｘ及
び６４Ｘは、選択的現像後に残つた第２のフオト
レジスト層である。
ジスト層が塗布される。この第２のフオトレジス
ト層は通常のフオトリソグラフイ技術によりパタ
ーン化開口を設けるように選択的に露光及び現像
される。このようにしてトランジスタ領域６０
（第１Ｂ図参照）内にゲート領域６６（第１Ｃ図
参照）を画定する。ゲート領域６６は通常の化学
的手段によつて選択的にエツチングされ、間にゲ
ート領域６６を有する２つのメサ６２及び６４を
形成するために層５０が除去される。層６２Ｘ及
び６４Ｘは、選択的現像後に残つた第２のフオト
レジスト層である。
第１Ｄ図を参照すると、２つのメサ６２及び６
４並びにその間にゲート領域６６を有する構造体
が窒化シリコン（Si3N4）等の誘電体材料５４で
被覆される。またオキシ窒化物（SixNyOz、但し
ｘ，ｙ及びｚは各々任意の数）等の他の誘電体膜
も同様に適している。次にMESFETのソース２
２及びドレイン２６が、高濃度不純物添加された
第２の層５０から２つのメサ６２及び６４の領域
の低濃度不純物添加された第１の層３０へｎ＋不
純物を選択的に導入する事によつて形成される。
不純物のドライブ―インは通常の熱拡散法によつ
て行なわれる。この熱拡散ドライブ―インの結
果、横方向拡散によりｎ＋ソース２２及びドレイ
ン２６はゲート領域６６の側壁１８の下に拡大す
る。
４並びにその間にゲート領域６６を有する構造体
が窒化シリコン（Si3N4）等の誘電体材料５４で
被覆される。またオキシ窒化物（SixNyOz、但し
ｘ，ｙ及びｚは各々任意の数）等の他の誘電体膜
も同様に適している。次にMESFETのソース２
２及びドレイン２６が、高濃度不純物添加された
第２の層５０から２つのメサ６２及び６４の領域
の低濃度不純物添加された第１の層３０へｎ＋不
純物を選択的に導入する事によつて形成される。
不純物のドライブ―インは通常の熱拡散法によつ
て行なわれる。この熱拡散ドライブ―インの結
果、横方向拡散によりｎ＋ソース２２及びドレイ
ン２６はゲート領域６６の側壁１８の下に拡大す
る。
第１Ｅ図の工程において、窒化シリコン層５４
（第１Ｄ図参照）を除去するために反応性イオ
ン・エツチングが用いられる。この工程で用いら
れる反応性イオン・エツチングは非常に方向性が
ある。この高度に方向性のあるエツチングの結果
として、ゲート領域６６の窒化シリコン層５４は
殆んど除去され、GaAs基板１０が露出し、２つ
のメサ６２及び６４の側面の窒化シリコン側壁１
８及び２０が残る。誘電体側壁１８は約500nm以
下の厚さを持つ事が好ましい。この厚さ寸法は製
造上の再現性及び他の考慮によつて制限される。
他の考慮とは、一方においてはMESFETデバイ
スの全体的大きさ並びに寄生チヤネル抵抗及びそ
れに伴なう寄生キヤパシタンスを共に減少させる
ために薄い側壁１８が好ましい事であり、他方に
おいては横方向拡散の結果として側壁１８の下方
に拡大したソース２２及びドレイン２６にゲート
１４（第１Ｆ図）が実質的に届かない事を保証す
るように厚い側壁１８が必要な事である。後者は
MESFETデバイスの早すぎるブレークダウンを
阻止するために重要である。
（第１Ｄ図参照）を除去するために反応性イオ
ン・エツチングが用いられる。この工程で用いら
れる反応性イオン・エツチングは非常に方向性が
ある。この高度に方向性のあるエツチングの結果
として、ゲート領域６６の窒化シリコン層５４は
殆んど除去され、GaAs基板１０が露出し、２つ
のメサ６２及び６４の側面の窒化シリコン側壁１
８及び２０が残る。誘電体側壁１８は約500nm以
下の厚さを持つ事が好ましい。この厚さ寸法は製
造上の再現性及び他の考慮によつて制限される。
他の考慮とは、一方においてはMESFETデバイ
スの全体的大きさ並びに寄生チヤネル抵抗及びそ
れに伴なう寄生キヤパシタンスを共に減少させる
ために薄い側壁１８が好ましい事であり、他方に
おいては横方向拡散の結果として側壁１８の下方
に拡大したソース２２及びドレイン２６にゲート
１４（第１Ｆ図）が実質的に届かない事を保証す
るように厚い側壁１８が必要な事である。後者は
MESFETデバイスの早すぎるブレークダウンを
阻止するために重要である。
第１Ｅ図及び第１Ｆ図の工程において、２つの
メサ６２及び６４の高濃度不純物添加層５０は好
ましくは通常の湿式化学処理によつて除去され、
ソース２２及びドレイン２６が露出する。次に窒
化シリコン側壁１８及び２０によつて電気的分離
が与えられたMESFETのソース２２及びドレイ
ン２６との電気接点並びにゲート１４を形成する
ためにアルミニウム金属層が付着される。
メサ６２及び６４の高濃度不純物添加層５０は好
ましくは通常の湿式化学処理によつて除去され、
ソース２２及びドレイン２６が露出する。次に窒
化シリコン側壁１８及び２０によつて電気的分離
が与えられたMESFETのソース２２及びドレイ
ン２６との電気接点並びにゲート１４を形成する
ためにアルミニウム金属層が付着される。
平坦なデバイス構造体を得るための、即ち第１
Ｆ図のSi3N4側壁１８及び２０から成る峰を除去
するための任意の選択的工程として、第１Ｆ図の
構造の表面にコンフオーマルな全面的被覆（図示
せず）がなされる。そのような全面被覆はその後
に加えられるプラズマ・エツチング条件の下で
Si3N4と殆んど同じエツチング速度を持つ事を特
徴とする。例えば有機フオトレジスト又はポリイ
ミドが、そのような全面被覆の形成に適した材料
である。次にそのような全面被覆で覆われた構造
は金属（１２，１４及び１６）レベルに達するま
で一様にプラズマ・エツチングされ、それによつ
て側壁１８及び２０、金属ゲート１４、ソース接
点１２及びドレイン接点１６は平担面を形成し、
第１Ｇ図に示される構造を得る。
Ｆ図のSi3N4側壁１８及び２０から成る峰を除去
するための任意の選択的工程として、第１Ｆ図の
構造の表面にコンフオーマルな全面的被覆（図示
せず）がなされる。そのような全面被覆はその後
に加えられるプラズマ・エツチング条件の下で
Si3N4と殆んど同じエツチング速度を持つ事を特
徴とする。例えば有機フオトレジスト又はポリイ
ミドが、そのような全面被覆の形成に適した材料
である。次にそのような全面被覆で覆われた構造
は金属（１２，１４及び１６）レベルに達するま
で一様にプラズマ・エツチングされ、それによつ
て側壁１８及び２０、金属ゲート１４、ソース接
点１２及びドレイン接点１６は平担面を形成し、
第１Ｇ図に示される構造を得る。
第１Ａ図〜第１Ｇ図に示す方法に従つて製造さ
れたMESFETはそのソース２２及びドレイン２
６がその間のゲート１４と非常に近接している。
そのような自己整合MESFETデバイスは、寄生
チヤネル抵抗及び寄生チヤネル・キヤパシタンス
の両者を大きく減少させた短かいチヤネル２４を
特徴とする。またデバイス構造体は、そのゲート
１４、ソース２２及びドレイン２６の各々が最小
のリソグラフイ特徴寸法によつて画定されるの
で、最小の構造を有する。従つてこの新規且つ進
歩性ある方法に従つて製造された自己整合
MESFETは、より長いチヤネル及びより大きな
デバイス寸法を有するこれまでのデバイス構造に
よつて課せられた望ましくない性能限界を持たな
い。さらにこのデバイスはGaAsから製造され、
GaAsはシリコンよりもかなり高いバルク移動度
を有するので、本発明に従つて製造された自己整
合GaAs MESFETはかなり高いスイツチング速
度が可能である。また通常のフオトリソグラフイ
だけを用いてサブミクロンのチヤネル長の
MESFETが製造されるので付加的な性能の改善
が達成される。この改善については後述する。
れたMESFETはそのソース２２及びドレイン２
６がその間のゲート１４と非常に近接している。
そのような自己整合MESFETデバイスは、寄生
チヤネル抵抗及び寄生チヤネル・キヤパシタンス
の両者を大きく減少させた短かいチヤネル２４を
特徴とする。またデバイス構造体は、そのゲート
１４、ソース２２及びドレイン２６の各々が最小
のリソグラフイ特徴寸法によつて画定されるの
で、最小の構造を有する。従つてこの新規且つ進
歩性ある方法に従つて製造された自己整合
MESFETは、より長いチヤネル及びより大きな
デバイス寸法を有するこれまでのデバイス構造に
よつて課せられた望ましくない性能限界を持たな
い。さらにこのデバイスはGaAsから製造され、
GaAsはシリコンよりもかなり高いバルク移動度
を有するので、本発明に従つて製造された自己整
合GaAs MESFETはかなり高いスイツチング速
度が可能である。また通常のフオトリソグラフイ
だけを用いてサブミクロンのチヤネル長の
MESFETが製造されるので付加的な性能の改善
が達成される。この改善については後述する。
ここに開示した方法によつて通常のフオトリソ
グラフイだけを用いてサブミクロンの自己整合
MESFETが製造できる事を認識する事は重要で
ある。より具体的には、第１Ｅ図、第１Ｆ図及び
第１Ｇ図を参照して、ゲート領域６６の寸法が通
常のフオトリソグラフイ技術による１ミクロンと
いう最小特徴寸法Ｃによつて画定されると仮定す
ると、ゲート１４の長さＡはゲート領域６６を画
定する最小特徴寸法Ｃよりも各々の側の２つの誘
電体側壁１８の幅だけ短かい。典型的にはそのよ
うな側壁１８の幅は方向性のある反応性イオン・
エツチング技術によつて250nmに製造できる。従
つて約0.5ミクロンのゲート長を有する自己整合
GaAs MESFETが得られる。そのチヤネル１４
の長さＢは、ソース２２及びドレイン２６から側
壁１８の下に拡大した横方向拡散のため、この寸
法に近いが、より短かい。サブミクロン・デバイ
スは、より高い回路性能に直接寄与するので、有
利である。通常のフオトリソグラフイを用いた本
来単純な方法を用いて得られる最小のデバイス構
造は後述する付加的な利点も生じる。
グラフイだけを用いてサブミクロンの自己整合
MESFETが製造できる事を認識する事は重要で
ある。より具体的には、第１Ｅ図、第１Ｆ図及び
第１Ｇ図を参照して、ゲート領域６６の寸法が通
常のフオトリソグラフイ技術による１ミクロンと
いう最小特徴寸法Ｃによつて画定されると仮定す
ると、ゲート１４の長さＡはゲート領域６６を画
定する最小特徴寸法Ｃよりも各々の側の２つの誘
電体側壁１８の幅だけ短かい。典型的にはそのよ
うな側壁１８の幅は方向性のある反応性イオン・
エツチング技術によつて250nmに製造できる。従
つて約0.5ミクロンのゲート長を有する自己整合
GaAs MESFETが得られる。そのチヤネル１４
の長さＢは、ソース２２及びドレイン２６から側
壁１８の下に拡大した横方向拡散のため、この寸
法に近いが、より短かい。サブミクロン・デバイ
スは、より高い回路性能に直接寄与するので、有
利である。通常のフオトリソグラフイを用いた本
来単純な方法を用いて得られる最小のデバイス構
造は後述する付加的な利点も生じる。
MESFETのソース２２及びドレイン２６は両
方共高い伝導度を持つ高濃度不純物添加ｎ＋領域
なので、ゲート１４を形成するのに使用したのと
同じアルミニウム金属層がソース２２及びドレイ
ン２６に対して直接に電気接点１２及び１６を形
成するためにも使用できる。この時他の金属層又
は接点マスク及び付加的な処理工程の必要性はな
い。サブミクロンのGaAs自己整合MESFETが
通常のフオトリソグラフイだけを用いて製造でき
るという事実は工程をより魅力的にする。自己整
合GaAs MESFETを製造するためのこの新規な
方法は本来的に単純であり、高いレベルの回路集
積化を支持する事ができる。この態様は、高レベ
ルの回路集積化を支持する単純な方法は直接に歩
留り、信頼性及び価格の改善に寄与するので、重
要である。
方共高い伝導度を持つ高濃度不純物添加ｎ＋領域
なので、ゲート１４を形成するのに使用したのと
同じアルミニウム金属層がソース２２及びドレイ
ン２６に対して直接に電気接点１２及び１６を形
成するためにも使用できる。この時他の金属層又
は接点マスク及び付加的な処理工程の必要性はな
い。サブミクロンのGaAs自己整合MESFETが
通常のフオトリソグラフイだけを用いて製造でき
るという事実は工程をより魅力的にする。自己整
合GaAs MESFETを製造するためのこの新規な
方法は本来的に単純であり、高いレベルの回路集
積化を支持する事ができる。この態様は、高レベ
ルの回路集積化を支持する単純な方法は直接に歩
留り、信頼性及び価格の改善に寄与するので、重
要である。
要約すると、本発明に従つて製造されたGaAs
自己整合MESFETを用いた大規模集積回路チツ
プはより高い性能と大きな経済性を有する。
自己整合MESFETを用いた大規模集積回路チツ
プはより高い性能と大きな経済性を有する。
本発明を最も良く説明するために単一の孤立し
たMESFETを説明して来たが、共通のソースあ
るいはドレインを共有するように個々の
MESFETを配置し本発明の本質部分を含む有用
な回路を製造できる事は当業者が認めるであろ
う。
たMESFETを説明して来たが、共通のソースあ
るいはドレインを共有するように個々の
MESFETを配置し本発明の本質部分を含む有用
な回路を製造できる事は当業者が認めるであろ
う。
前述のパターン画定工程は通常のフオトリソグ
ラフイ技術を用いて説明して来たが、電子線リソ
グラフイあるいはＸ線リソグラフイ等の他のリソ
グラフイ技術を、本発明の範囲及び思想から離れ
る事なくここに開示された方法においてパターン
画定に用いてもよい。
ラフイ技術を用いて説明して来たが、電子線リソ
グラフイあるいはＸ線リソグラフイ等の他のリソ
グラフイ技術を、本発明の範囲及び思想から離れ
る事なくここに開示された方法においてパターン
画定に用いてもよい。
GaAs自己整合MESFETを製造するための前
述の方法はｎ導電型のデバイス構造について説明
したが、この方法は他の導電型のデバイス構造を
作るのにも応用できる。
述の方法はｎ導電型のデバイス構造について説明
したが、この方法は他の導電型のデバイス構造を
作るのにも応用できる。
これまでの記載から明らかなように本発明によ
る方法を用いて製造されたMESFETデバイスは、
これまで達成できなかつた利点を有する。ここで
提案した変型及び修正に加えて、多くの他の変型
及び修正のあり得る事は当業者に明らかであり、
従つて本発明の範囲は特定の実施例に限定するよ
うに解釈すべきではない。
る方法を用いて製造されたMESFETデバイスは、
これまで達成できなかつた利点を有する。ここで
提案した変型及び修正に加えて、多くの他の変型
及び修正のあり得る事は当業者に明らかであり、
従つて本発明の範囲は特定の実施例に限定するよ
うに解釈すべきではない。
第１Ａ図〜第１Ｇ図は、本発明の方法に従つて
デバイスを製造する工程を示す。自己整合金属―
半導体FETの断面図である。 １０…半絶縁性基板、１２…ソース接点、１４
…ゲート、１６…ドレイン接点、２２…ソース、
２６…ドレイン、３０…低濃度不純物添加半導体
層、５０…高濃度不純物添加半導体層、６２，６
４…メサ（拡散源）、６６…ゲート領域。
デバイスを製造する工程を示す。自己整合金属―
半導体FETの断面図である。 １０…半絶縁性基板、１２…ソース接点、１４
…ゲート、１６…ドレイン接点、２２…ソース、
２６…ドレイン、３０…低濃度不純物添加半導体
層、５０…高濃度不純物添加半導体層、６２，６
４…メサ（拡散源）、６６…ゲート領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体層上に、第１の距離だけ間隔をあけて
配置された１対の拡散源を設ける工程と、 上記拡散源及び上記半導体層上に絶縁物の層を
形成する工程と、 上記拡散源からの拡散により上記半導体層中
に、上記第１の距離よりも短かい第２の距離だけ
間隔をあけたソース及び及びドレインを形成する
１対の不純物領域を設ける工程と、 上記拡散源の間の上記半導体層に露出領域を設
け且つ上記拡散源の側面上に上記絶縁物の側壁を
残すように上記絶縁物層を方向性をもつたエツチ
ングにより除去して上記第２の距離より短かい長
さのゲート領域を画定する工程と、 上記ソース及び上記ドレインにおいて上記半導
体層を露出させるために上記拡散源を除去する工
程と、 上記ソース及び上記ドレイン並びに上記ゲート
領域上に同一金属層を被着し、上記ソース及び上
記ドレインの電気接点並びに該電気接点と上記絶
縁物側壁の幅だけ離隔したゲートを形成する工程
と、 を含む電界効果トランジスタの製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/255,187 US4389768A (en) | 1981-04-17 | 1981-04-17 | Self-aligned process for fabricating gallium arsenide metal-semiconductor field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57178377A JPS57178377A (en) | 1982-11-02 |
| JPS634955B2 true JPS634955B2 (ja) | 1988-02-01 |
Family
ID=22967222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57001072A Granted JPS57178377A (en) | 1981-04-17 | 1982-01-08 | Method of producing field effect transistor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4389768A (ja) |
| EP (1) | EP0063221B1 (ja) |
| JP (1) | JPS57178377A (ja) |
| DE (1) | DE3264480D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295855A (ja) * | 1989-05-11 | 1990-12-06 | Isamu Miura | 紙揃え装置 |
| JPH0661840U (ja) * | 1993-02-02 | 1994-09-02 | 新王子製紙株式会社 | 平判紙の積替装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178373A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Schottky gate field-effect transistor |
| FR2525028A1 (fr) * | 1982-04-09 | 1983-10-14 | Chauffage Nouvelles Tech | Procede de fabrication de transistors a effet de champ, en gaas, par implantations ioniques et transistors ainsi obtenus |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS59114871A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH0693509B2 (ja) * | 1983-08-26 | 1994-11-16 | シャープ株式会社 | 薄膜トランジスタ |
| US4636822A (en) * | 1984-08-27 | 1987-01-13 | International Business Machines Corporation | GaAs short channel lightly doped drain MESFET structure and fabrication |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
| US4759822A (en) * | 1984-10-12 | 1988-07-26 | Triquint Semiconductor Inc. | Methods for producing an aperture in a surface |
| US4592793A (en) * | 1985-03-15 | 1986-06-03 | International Business Machines Corporation | Process for diffusing impurities into a semiconductor body vapor phase diffusion of III-V semiconductor substrates |
| JPS61256675A (ja) * | 1985-05-09 | 1986-11-14 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
| US4710478A (en) * | 1985-05-20 | 1987-12-01 | United States Of America As Represented By The Secretary Of The Navy | Method for making germanium/gallium arsenide high mobility complementary logic transistors |
| US4632713A (en) * | 1985-07-31 | 1986-12-30 | Texas Instruments Incorporated | Process of making Schottky barrier devices formed by diffusion before contacting |
| US4927773A (en) * | 1989-06-05 | 1990-05-22 | Santa Barbara Research Center | Method of minimizing implant-related damage to a group II-VI semiconductor material |
| US5278430A (en) * | 1989-11-18 | 1994-01-11 | Kabushiki Kaisha Toshiba | Complementary semiconductor device using diamond thin film and the method of manufacturing this device |
| US5122075A (en) * | 1991-05-17 | 1992-06-16 | Amp Incorporated | Electrical connector with improved retention feature |
| US5759880A (en) * | 1997-01-02 | 1998-06-02 | Motorola, Inc. | Resistless methods of fabricating FETs |
| US6861758B2 (en) * | 2002-08-30 | 2005-03-01 | Intel Corporation | Structure and manufacturing process of localized shunt to reduce electromigration failure of copper dual damascene process |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS5591881A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Method of fabricating schottky barrier fet |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3479234A (en) * | 1967-05-01 | 1969-11-18 | Gen Electric | Method of producing field effect transistors |
| US3574010A (en) * | 1968-12-30 | 1971-04-06 | Texas Instruments Inc | Fabrication of metal insulator semiconductor field effect transistors |
| US3749614A (en) * | 1970-09-14 | 1973-07-31 | Rca Corp | Fabrication of semiconductor devices |
| US3713912A (en) * | 1971-02-11 | 1973-01-30 | Bell Telephone Labor Inc | Gallium arsenide field effect structure |
| US3856588A (en) * | 1972-10-11 | 1974-12-24 | Matsushita Electric Ind Co Ltd | Stabilizing insulation for diffused group iii-v devices |
| US3855690A (en) * | 1972-12-26 | 1974-12-24 | Westinghouse Electric Corp | Application of facet-growth to self-aligned schottky barrier gate field effect transistors |
| US3943622A (en) * | 1972-12-26 | 1976-03-16 | Westinghouse Electric Corporation | Application of facet-growth to self-aligned Shottky barrier gate field effect transistors |
| JPS5274285A (en) * | 1975-12-17 | 1977-06-22 | Hitachi Ltd | Production of semiconductor device |
| US4111725A (en) * | 1977-05-06 | 1978-09-05 | Bell Telephone Laboratories, Incorporated | Selective lift-off technique for fabricating gaas fets |
| US4287661A (en) * | 1980-03-26 | 1981-09-08 | International Business Machines Corporation | Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation |
-
1981
- 1981-04-17 US US06/255,187 patent/US4389768A/en not_active Expired - Lifetime
-
1982
- 1982-01-08 JP JP57001072A patent/JPS57178377A/ja active Granted
- 1982-02-25 DE DE8282101421T patent/DE3264480D1/de not_active Expired
- 1982-02-25 EP EP82101421A patent/EP0063221B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS5591881A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Method of fabricating schottky barrier fet |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295855A (ja) * | 1989-05-11 | 1990-12-06 | Isamu Miura | 紙揃え装置 |
| JPH0661840U (ja) * | 1993-02-02 | 1994-09-02 | 新王子製紙株式会社 | 平判紙の積替装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4389768A (en) | 1983-06-28 |
| EP0063221A2 (en) | 1982-10-27 |
| EP0063221B1 (en) | 1985-07-03 |
| EP0063221A3 (en) | 1983-07-20 |
| JPS57178377A (en) | 1982-11-02 |
| DE3264480D1 (en) | 1985-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| JP2599381B2 (ja) | Ｆｅｔデバイスの製造方法 | |
| JPS634955B2 (ja) | ||
| US4903089A (en) | Vertical transistor device fabricated with semiconductor regrowth | |
| US5373191A (en) | Semiconductor device and method of producing the same | |
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| JPH0371776B2 (ja) | ||
| US5196358A (en) | Method of manufacturing InP junction FETS and junction HEMTS using dual implantation and double nitride layers | |
| US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
| US5397907A (en) | Field effect transistor and fabricating method thereof | |
| US5448086A (en) | Field effect transistor | |
| EP0165433A2 (en) | High-speed field-effect transistor | |
| KR950000158B1 (ko) | 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| US5274257A (en) | Floating channel field effect transistor and a fabricating method thereof | |
| JP2758396B2 (ja) | 半導体装置 | |
| JPH0329302B2 (ja) | ||
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPH0797638B2 (ja) | 電界効果トランジスタ | |
| JP2504782B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JP3020578B2 (ja) | 半導体装置 | |
| CA1196111A (en) | Ingaas field effect transistor | |
| EP0817276A1 (en) | Semiconductor device and production method therefor | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 |