KR950000158B1 - 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 금속-반도체 전계효과트랜지스터의 단면도.
제 2 도는 이 발명에 따른 제 1 실시예의 금속-반도체 전계효과트랜지스터의 단면도.
제 3 도 (a)~(b)는 이 발명에 따른 제 1 실시예의 금속-반도체 전계효과트랜지스터의 제공공정도.
제 4 도는 이 발명에 따른 제 2 실시예의 금속-반도체 전계효과트랜지스터의 단면도.
제 5 도는 (a)~(c)는 이 발명에 따른 제 2 실시예의 금속-반도체 전계효과트랜지스터의 제조공정도이다.
이 발명은 2개의 게이트전극을 이용한 고이득 및 저잡음용 금속-반도체 전계효과트랜지스터 및 그 제조방법에 관한 것으로, 특히 반절연성 GaAs기판의 결정방향에 따른 선택적 에피택시에 의하여 각 게이트전극의 하부에 서로 다른 두께의 전도층을 형성하여 저잡음 및 고이득의 특성을 갖는 금속-반도체 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
최근에는 신속성과 정확성을 요구하는 정보통신분야가 급속히 발전함에 따라 초고속 컴퓨터, 초고주파 통신 및 광통신 등의 필요성이 더욱 증대되고 있다. 그러나 종래의 실리콘 반도체 소자는 실리콘 반도체의 물질적 특성에 의하여 상기의 필요성을 해결할 수 없는 많은 제약을 갖는다. 따라서, 상기 실리콘 반도체에 비하여 우수한 물질적 특성을 갖는 GaAs, GaP, InP등의 화합물 반도체를 이용한 화합물 반도체 소자의 연구 및 개발이 활발히 진행되고 있다.
상기 화합물 반도체는 실리콘에 비하여 높은 전자이동도 및 반절연성 등의 우수한 물질적 특성을 갖고 있으므로 동작속도가 빠르고 소비전력이 적게 소모되는 군사용 및 우수통신용 소자에 다양하게 이용되고 있다. 상기 소자들 중에는 접합 전계효과트랜지스터(Junction Field Effect Transistor ; JFET), 금속-반도체 전계효과트랜지스터(Metal Semiconductor Field Effect Transistor ; MESFET), 이종접합 바이폴라트랜지스터(Heterojunction Bipolar Transistor) 및 고전자이동도 트랜지스터(High Electron Mobility Transistor)등이 포함된다.
일반적으로 금속-반도체 전계효과트랜지스터(Metal Semiconductor Field Effect Transistor ; MESFET)는 소오스 영역과 드레인 영역의 사이의 영역에 쇼트키 접촉을 하는 게이트전극에 전압을 인가하여 상기 게이트전극 하부의 영역에 형성되는 공핍층(depletion layer)의 폭을 변화시킴으로써 소오스 영역과 드레인 영역사이의 유효채널의 두께를 변화시켜 전류의 흐름을 제어한다.
제 1 도는 종래의 금속-반도체 전계효과트랜지스터의 단면도이다.
종래의 금속-반도체 전계효과트랜지스터(MESFET)는 반절연성 GaAs기판(1)의 상부에 성장되는 도핑되지 않은 GaAs층의 버퍼층(3)과, 상기 버퍼층(3)의 상부에 성장되는 N형 GaAs층의 전도층(5)과, 상기 전도층(5)과 일부두께의 버퍼층(3)까지 확산되는 N형의 소오스/드레인 영역(9), (7)과, 상기 소오스/드레인 영역(9), (7)에 각각 저항성 접촉을 하는 소오스/드레인전극(29), (27)과, 상기 소오스/드레인 영역(9), (7)사이의 전도층의 표면에 쇼트키(schottky) 접촉을 하고 상기 소오스/드레인 영역(9), (7)에 각각 인접하는 제 1 게이트전극(15) 및 제 1 게이트전극보다 큰 제 2 게이트전극(25)으로 이루어진다. 따라서, 종래의 MESFET는 제 1 게이트전극 또는 제 2 게이트전극의 전압을 변화시켜 이득을 제어할 수 있으므로 전단의 FET에 충분한 전류를 공급받아 후단의 FET가 최대의 드레인 전류에서 동작시킴으로써 큰 전력이득을 얻을 수 있다. 또한 상기 종래의 MESFET는 상기 제 1, 2 게이트전극 하부의 동일한 전도층의 두께를 갖는 MESFET에 비하여 넓은 주파수의 영역에서 보다 안정된 동작을 한다. 따라서, 상기 종래의 MESFET는 믹서(Mixer), 자동이득 제어회로(Automatic Gain Controller)등과 같이 초고주파수의 신호를 처리하는 회로에 다양하게 응용된다. 그러나, 종래의 MESFET는 제 1 게이트전극 하부의 전도층의 두께를 제 2 게이트 전극 하부의 전도층의 두께보다 얇게 하기 위하여 제 1, 2 게이트전극을 형성하기 전에 제 1 게이트층 하부의 전도층을 두께까지 건식 또는 습식식각하여야 하는 문제점을 갖는다. 또한, 종래의 MESFET는 제 1 게이트전극 하부의 식각된 영역에 의하여 소오스 영역과 드레인 영역사이의 전도층의 표면에 단차가 형성되므로 후속공정인 사진공정에 나쁜 영향을 미치는 문제점을 갖는다. 또한, 종래의 MESFET는 기판의 누설전류를 방지하기 위하여 결정상태가 양호한 버퍼층을 성장시켜야 하는 문제점을 갖는다.
이 발명은 상기한 문제점을 해결하기 위하여 에피마스크용 절연막의 상부에 보이드를 형성하는 선택적 에피택시법에 의하여 게이트전극의 하부의 전도층의 두께를 다르게 함으로써 저잡음 및 고이득의 특성을 가지며 기판의 누설전류를 방지하는 금속-반도체 전계효과트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
이 발명은 상기한 목적을 달성하기 위하여 반도체기판상에 서로 다른 폭으로 각각 형성되는 제 1, 2 절연막과, 상기 반도체기판의 표면에 선택성장되어 상기 제 1, 2 절연막의 상부에 역경사면의 개구를 갖는 제 1 도전형의 제 1 선택성장층과, 상기 제 1 선택성장층의 표면에 선택성장되어 평탄화된 표면을 형성하는 제 1 도전형의 제 2 선택성장층과, 상기 제 2 선택성장층과 상기 제 1, 2 절연막 사이에 각각 형성되는 빈 공간의 제 1, 2 보이드와, 상기 제 1, 2 보이드 상부의 제 2 선택성장층의 표면에 각각 형성되는 길이가 서로 다른 제 1, 2 게이트전극과, 상기 제 2 선택성장층 및 상기 제 2 선택성장층의 하부의 소정두께의 제 1 선택성장층에 각각 형성되는 제 1 도전형의 소오스/드레인 영역과, 상기 소오스/드레인 영역의 제 2 선택성장층의 표면에 각각 형성되는/드레인전극을 포함하여 이루어지는데 그 특징이 있다. 또한, 이 발명은 상기한 목적을 달성하기 위하여 소정의 폭을 갖는 반도체기판상의 제 1 절연막과, 상기 반도체기판의 표면에 선택성장되어 상기 제 1 절연막의 상부의 역경사면의 개구를 형성하는 제 1 도전형의 제 1 선택성장층과, 상기 제 1 선택성장층의 표면상에 선택성장되어 평탄화된 표면을 형성하는 제 1 도전형의 제 2 선택성장층과, 상기 제 2 선택성장층과 상기 제 1 절연막 사이에 형성되는 보이드와, 상기 제 2 선택성장층 및 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 형성되는 제 1 도전형의 소오스/드레인 영역과, 상기 보이드 상부의 제 2 선택성장층의 표면에 형성되는 제 1 게이트전극과, 상기 보이드가 형성되지 않는 영역의 상기 제 2 선택성장층의 표면에 형성되는 상기 제 1 게이트전극의 길이와 다른 제 2 게이트전극과, 상기 소오스/드레인 영역의 제 2 선택성장층의 표면에 각각 형성되는 소오스/드레인전극을 포함하여 이루어지는데 그 특징이 있다.
또한, 이 발명의 상기한 목적을 달성하기 위하여 반도체기판의 표면상에 상기 반도체기판의 주방향과 소정의 각도를 갖는 제 1, 2 절연막을 형성하는 공정과, 상기 절연막의 소정영역을 제거하여 서로 다른 폭의 제 1, 2 마스크를 형성하는 공정과, 상기 제 1, 2 마스크의 상부에 역경사면의 개구를 갖는 제 1 도전형의 제 1 선택성장층을 상기 반도체기판의 표면상에 선택성장하는 공정과, 상기 제 1 선택성장층의 표면상에 평탄화된 표면을 갖는 제 1 도전형의 제 2 선택성장층을 선택성장하여 상기 제 1, 2 절연막과 상기 제 2 선택성장층의 역경사면사이의 제 1, 2 보이드를 형성하는 공정과, 상기 제 2 선택성장층과 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 제 1 도전형의 소오스/드레인 영역을 형성하는 공정과, 상기 제 1, 2 보이드의 상부의 제 1 도 전형 제 2 선택성장층의 표면상의 서로 길이가 다른 제 1, 2 게이트전극 및 상기 소오스/드레인 영역의 제 2 선택성장층의 표면상의 소오스/드레인전극을 형성하는 공정을 포함하여 이루어지는데 그 특징이 있다.
또한, 이 발명은 상기한 목적을 달성하기 위하여 반도체기판의 표면상에 상기 반도체기판의 주방향과 소정의 각도를 갖는 절연막을 형성하는 공정과, 상기 절연막을 소정의 폭의 제 1 절연막으로 형성하는 통상적인 사진식각공정과, 마스크로 이용되는 상기 소정의 폭의 상기 제 1 절연막의 상부에 역경사면의 개구를 갖는 제 1 도전형의 제 1 선택성장층을 상기 반도체기판의 표면상에 선택성장하는 공정과, 상기 제 1 선택성장층의 표면상에 평탄화된 표면을 갖는 제 1 도전형의 제 2 선택성장층을 선택성장하여 상기 제 1 절연막과 상기 제 2 선택성장층의 역경사면사이에 보이드를 형성하는 공정과, 상기 제 2 선택성장층과 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 제 1 도전형의 소오스/드레인 영역을 형성하는 공정과, 상기 보이드 상부의 제 1 도전형의 제 2 선택성장층의 표면상의 제 1 게이트전극, 상기 보이드가 형성되지 않은 영역상의 상기 제 1 도전형 제 2 선택성장층이 표면상의 제 2 게이트전극, 상기 소오스/드레인 영역상의 소오스/드레인전극을 형성하는 공정을 포함하여 이루어지는데 그 특징이 있다.
이하, 본 발명에 따른 실시예를 첨부한 도면에 따라 상세히 설명한다.
제 2 도는 이 발명에 따른 제 1 실시예의 WESFET의 단면도이다.
제 2 도를 참조하면, 반절연성 GaAs기판(31)의 표면상에 서로 다른 폭을 갖는 산화막 또는 질화막의 절연막(33), (35)이 각각 형성되고, 상기 절연막(33), (35)을 마스크로 하여 GaAs기판(31)상에 N형의 GaAs층(37)이 선택성장되어 상기 절연막(33), (35)의 상부 영역에 역경사의 개구를 각각 형성하고, 상기 GaAs층(37)의 상부에 선택성장되어 상기 절연막(33), (35)상의 밀폐된 공간의 보이드(void)(43), (45)를 갖는 N형 GaAs층(39)이 형성되고, 이온주입된 N형 불순물이 GaAs층(39)과 일부두께의 GaAs층(37)까지 확산되어 소오스/드레인 영역(47), (49)이 형성되고, 상기 보이드(43), (45) 상부의 GaAs층(39)의 표면상에 게이트전극(53), (55)이 각각 형성되고, 상기 소오스/드레인 영역(47), (49)의 표면상에 소오스/드레인전극(57), (59)이 각각 형성된다.
따라서, 게이트전극(53), (55)의 하부에 형성되는 GaAs층(39)의 두께는 보이드(43), (45)의 높이에 의하여 서로 다르게 된다.
제 4 도는 이 발명에 따른 제 2 실시예의 MESFET의 단면도이다.
제 4 도를 참조하면, 반절연성 GaAs기판(31)의 표면상에 소정의 폭을 갖는 산화막 또는 질화막의 절연막(61)이 형성되고, 상기 절연막(61)을 마스크로 하여 GaAs기판(31)상에 N형의 GaAs층(63)이 선택성장되어 상기 절연막(61)의 상부 영역에 역경사에 개구를 형성하고, 상기 GaAs층(63)의 상부에 선택성장되어 상기 절연막(61)상의 밀폐된 공간의 보이드(67)를 갖는 N형 GaAs(65)이 형성되고, 이온주입된 N형 불순물이 GaAs층(65)과 일부두께의 GaAs층(63)까지 확산되어 소오스/드레인 영역(71), (73)이 형성되고, 상기 보이드(67) 상부의 GaAs층(65)의 표면상에 게이트전극(77)이 형성되고, 상기 보이드(67)에 형성되지 않은 영역상의 GaAs층(65)의 표면상에 게이트전극(79)이 형성되고, 상기 소오스/드레인 영역(71), (73)의 표면상에 소오스/드레인전극(81), (83)이 각각 형성된다. 따라서, 게이트전극(77)의 하부에 형성되는 GaAs층(65)의 두께는 보이드(67)의 높이에 의하여 결정되는 GaAs층(65)의 두께는 서로 다르게 된다.
제 3 도는 (a)~(c)는 이 발명에 따른 제 1 실시예의 MESFET의 제조공정도이다.
제 3 도 (a)를 참조하면, (001)의 결정면을 갖는 반절연성 GaAs기판(31)의 표면상에 산화막(SiO2) 또는 질화막(Si3N4)의 절연막을 500~1000Å의 두께로 침적한다. 이때 상기 절연막은 상기 GaAs기판(31)의 주방향 플래트(flat)의 〈i10〉에 대해 20~30°의 각도를 갖는다. 이후 통상의 사진식각법에 의하여 서로 다른 폭의 절연막(33), (35)을 각각 형성한다. 이때 상기 절연막(33)의 폭은 상기 절연막(35)의 폭보다 크게 된다. 이후 금속유기 기상침적(Metal Organic Chemical Deposition ; MOCVD)법 또는 분자선성장(Molecular Beam Epitaxy ; MBE)법에 의하여 고농도의 N형 GaAs층(37)을 성장시킨다. 이때 상기 N형 GaAs층(37)은 상기 절연막(33), (35)의 표면상에 성장하지 않고 상기 GaAs기판(31)의 표면상만 선택적으로 성장하므로 상기 절연막(33), (35)의 두께까지 수직방향으로 성장한다. 이후, 상기 N형 GaAs(37)은 수직방향으로 계속 성장되는 동안 상기 N형 GaAs(37)의 노출되는 측면에 대하여 수직방향으로도 성장하여 상기 절연막(33), (35)의 상부에 역경사의 측면을 갖는 개구를 형성한다.
제 3 도 (b)를 참조하면, 상기 MOCVD법 또는 MBE법에 의하여 상기 N형 GaAs(37)의 상부에 저농도의 N형 GaAs층(39)을 선택적으로 성장시킨다. 이때, 상기 절연막(35) 상부에 형성되는 상기 N형 GaAs층(39)의 역경사의 측면에 서로 합쳐져 밀폐된 빈공간의 보이드(45)가 형성된 후 상기 절연막(33)상부에 빈공간의 보이드(43)가 상기와 같이 형성되어 상기 N형 GaAs층(39)은 평탄한 표면을 갖는다. 따라서, 상기 N형 GaAs층(37)의 표면과 상기 보이드(43)사이의 거리는 상기 N형 GaAs층(37)의 표면과 상기 보이드(45)사이의 거리보다 작다.
제 3 도 (c)를 참조하면, 상기 N형 GaAs층(39)의 상부에 질화막을 침적하고 통상의 사진식각법에 의하여 소오스/드레인 영역(47), (49)을 형성하기 위한 상기 질화막의 창을 형성한다. 이후, 통상의 이온주입법에 의하여 N형 불순물의 실리콘(Si)을 이온주입하고 열처리하여 상기 GaAs층(39) 및 일부두께의 GaAs층(37)까지 확산한다. 이때, 기판(31)내의 비소(As)가 외부확산(out-diffusion)되지 않도록 하기 위하여 GaAs층(39)의 상부에 질화막을 형성하여 열처리하거나 비소(As)의 과압(over pressure)의 분위기에서 열처리한다. 이후, 통상적인 리프트 오프(lift-off)법에 의하여 소오스/드레인전극(57), (59) 및 게이트전극(43), (45)을 각각 형성한다. 이때 소오스/드레인 전극(57), (59)은 소오스/드레인 영역(47), (49)에 각각 저항성 접촉을 하고 상기 게이트전극(53), (55)은 보이드(43), (45)의 상부의 상기 GaAs층(39)의 쇼트키(Schottky) 접촉을 하고 게이트전극(53)은 게이트전극(55)보다 작게 형성된다.
한편, 소오스/드레인전극(57), (59)은 AuGe/Ni/Au으로 이루어지고, 게이트전극(53), (55)은 Ti/Pt/Au 혹은 WSi2등으로 형성된다.
제 4 도 (a)~(c)는 이 발명에 따른 제 2 실시예의 MESFET의 제조공정도이다.
제 4 도 (a)를 참조하면, (001)의 결정면을 갖는 반절연성 GaAs기판(31)의 표면상에 산화막(SiO2) 또는 질화막(Si3N4)의 절연막을 500~1000Å의 두께로 침적한다. 이때 상기 절연막은 상기 GaAs기판(31)의 주방향 플래트(flat)의 〈i10〉에 대해 20~30°의 각도를 갖는다. 이후 통상의 사진식각법에 의하여 소정의 폭을 갖는 절연막(61)을 형성한다. 이후 금속유기 기상침적(Metal Organic Chemcial Depositon ; MOCVD)법 또는 분자선성장(Molecular Beam Epitaxy)법에 의하여 고농도의 N형 GaAs층(63)을 성장시킨다. 이때 상기 N형 GaAs층(63)의 표면상에 성장하지 않고 상기 GaAs기판(31)의 표면상에만 선택적으로 성장하므로 상기 절연막(61)의 두께까지 수직방향으로 성장한다. 이후 상기 N형 GaAs층(63)은 수직방향으로 계속 성장하는 동안 상기 N형 GaAs층(63)의 노출되는 측면에 대하여 수직방향으로도 성장하여 상기 절연막(61)의 상부에 역경사의 측면을 갖는 개구를 형성한다.
제 4 도 (b)를 참조하면, 상기 MOCVD법 또는 MBE법에 의하여 상기 N형 GaAs층(63)의 상부에 저농도의 N형 GaAs층(65)을 선택적으로 성장시킨다. 이때 상기 절연막(61)의 상부에 형성되는 상기 N형 GaAs층(65)의 역경사의 측면은 서로 합쳐져 밀폐된 빈공간의 보이드(67)가 형성된 후 상기 N형 GaAs층(65)은 평탄한 표면을 갖는다. 따라서 상기 N형 GaAs층(65)의 표면과 상기 보이드(67)사이의 거리는 상기 GaAs층(65)의 표면과 평탄한 상기 N형 GaAs층(63)의 표면사이의 거리보다 작게 된다.
제 4 도 (c)를 참조하면, 상기 N형 GaAs층(65)의 상부에 질화막을 침적하고 통상의 사진식각법에 의하여 소오스/드레인 영역(71), (73)을 형성하기 위한 상기 질화막의 창을 형성한다. 이후 통상의 이온주입법에 의하여 N형 불순물의 실리콘(Si)을 이온주입하고 열처리하여 상기 GaAs층(65) 및 일부두께의 GaAs층(63)가지 확산한다. 이때 GaAs기판(31)내의 비소(As)의 과압(over pressure)의 분위기에서 열처리한다. 이후 통상적인 리프트 오프(lift-off)법에 의하여 소오스/드레인전극(81), (83) 및 게이트전극(77), (79)을 각각 형성한다. 이때 소오스/드레인전극(81), (83)은 소오스/드레인 영역 (71),(73)에 각각 저항성 접촉을 하고, 상기 게이트전극 (77)은 보이드 (67)의 상부의 상기 GaAs층 (65)에 쇼트기(Schottky) 접촉을 하고, 상기 게이트전극(79)은 상기 보이드 (67)에 형성되지 않은 영역상의 GaAs층 (65)에 쇼트기 (Shottky) 접촉을 한다. 한편, 소오스/드레인전극 (81), (83)은 AuGe/Ni/Au으로 이루어지고, 게이트전극(77), (79)은 Ti/Pt/Au 혹은 WSi2등으로 형성한다. 상기한 제 1, 2 실시예에서 GaAs기판은 InP 또는 GaP기판으로도 실시될 수 있다.
따라서, 이 발명은 에피마스크용 절연막의 상부에 보이드를 형성하는 선택적 에피택시법에 의하여 게이트전극의 하부의 전도층의 두께를 다르게 함으로써 저잡음 및 고이득의 특성을 가지며 기판의 누설전류를 방지할 수 있는 금속-반도체 전계효과트랜지스터를 제공 할 수 있고 서로 다른 두께의 전도층을 형성하기 위한 식각공정을 생략하여 공정을 단순화시킬 수 있는 금속-반도체 전계효과트랜지스터의 제조방법을 제공할 수 있는 효과를 갖는다.
Claims (13)
- 반절연성 반도체기판의 표면상에 형성되는 제 1 폭의 제 1 절연막과 제 1 폭보다 작은 제 2 폭의 제 2 절연막과, 상기 반절연성 반도체기판상의 표면상에 제 2 높이보다 낮게 선택성장되어 상기 제 1, 2 절연막의 상부에 역경사의 면을 형성하는 제 1 도전형의 제 1 선택성장층과, 상기 제 1 선택성장층의 표면상에 선택성장되어 평탄화될 표면을 형성하는 제 1 도전형 제 2 선택성장층과, 상기 제 2 선택성장층과 제 1, 2 절연막사이에 각각 형성되는 제 1 높이의 제 1 보이드 및 제 1 높이보다 낮은 제 2 높이의 제 2 보이드와, 상기 제 1, 2 보이드 상부의 제 1 도전형 제 2 선택성장층의 표면에 각각 형성되는 제 1, 2 게이트전극과, 상기 제 2 선택성장층 및 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 각각 형성된 제 1 도전형의 소오스/드레인 영역과, 상기 소오스/드레인 영역의 제 2 선택성장층의 표면에 각각 형성되는 소오스/드레인전극을 포함하는 금속-반도체 전계효과트랜지스터.
- 제 1 항에 있어서, 반절연성 반도체기판은 GaAs, InP 또는 GaP임을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 1 항에 있어서, 반절연성 반도체기판의 결정면은 (001)임을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 1 항에 있어서, 제 1 도전형은 N형임을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 4 항에 있어서, 제 1 도전형 제 1 선택성장층은 제 1 도전형 제 2 선택성장층의 불순물의 농도보다 높음을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 5 항에 있어서, 제 1 선택성장층은 고농도의 N형이고 제 2 선택성장층은 저농도의 N형임을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 1 항에 있어서, 제 1, 2 절연막은 동일한 막임을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 제 7 항에 있어서, 제 1, 2 절연막은 산화막 또는 질화막을 특징으로 하는 금속-반도체 전계효과트랜지스터.
- 반절연성 반도체기판의 표면상에 형성되는 소정의 폭을 갖는 제 1 절연막과, 상기 반절연성 반도체기판의 표면상에 선택성장되어 상기 제 1 절연막의 상부에 역경상의 개구를 형성하는 제 1 도전형의 제 1 선택성장층과, 상기 제 1 선택성장층의 표면상에 선택성장되어 평탄화된 표면을 형성하는 제 1 도전형의 제 2 선택성장층과, 상기 제 2 선택성장층과 상기 제 1 절연막사이에 형성되는 보이드와, 상기 제 2 선택성장층 및 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 형성되는 제 1 도전형의 소오스/드레인 영역과, 상기 보이드 상부의 제 2 선택성장층의 표면에 형성되는 제 1 게이트전극과, 상기 보이드가 형성되지 않은 영역의 제 2 선택성장층의 표면에 형성되는 제 2 게이트전극과, 상기 소오스/드레인 영역의 제 2 선택성장층의 표면에 각각 형성되는 소오스/드레인전극을 포함하는 금속-반도체 전계효과트랜지스터.
- 반절연성 반도체기판의 표면상에 상기 반절연성 반도체기판의 주방향과 소정의 각도를 갖는 절연막을 형성하는 공정과, 상기 절연막을 제 1 폭의 제 1 절연막과 제 1 폭보다 작은 제 2 폭의 제 2 절연막으로 형성하는 통상적인 사진식각공정과, 상기 제 1, 2 절연막을 마스크로 하여 상기 반절연성 반도체기판의 표면상에 제 1 도전형의 제 2 선택성장층을 제 1 두께까지 성장시키는 공정과, 상기 제 1 선택성장층의 표면상에 제 1 도전형 제 2 선택성장층을 제 2 두께까지 성장시켜 제 1, 2 절연막의 상부에 제 1, 2 높이의 제 1, 2 보이드를 순차적으로 형성하는 공정과, 상기 제 2 선택성장층과 상기 제 2 선택성장층 하부의 소정두께의 제 1 선택성장층에 제 1 도전형의 소오스/드레인 영역을 형성하는 공정과, 상기 제 1, 2 보이드 상부의 제 1 도전형 제 2 선택성장층의 표면상의 제 1, 2 게이트전극 및 상기 소오스/드레인 영역의 제 2 선택성장층으 표면상의 소오스/드레인전극을 형성하는 공정을 포함하는 금속-반도체 전계효과트랜지스터.
- 제 10 항에 있어서, 절연막은 반도체기판의 주방향과 20~30°의 각도를 가지고 형성됨을 특징으로 하는 금속-반도체 전계효과트랜지스터의 제조방법.
- 제 10 항에 있어서, 제 1, 2 선택성장층은 MOCVD 또는 MBE법에 의해 형성됨을 특징으로 하는 금속-반도체 전계효과트랜지스터의 제조방법.
- 반절연성 반도체기판의 표면상에 상기 반절연성 반도체기판의 주방향과 소정의 각도를 갖는 절연막을 형성하는 공정과, 상기 절연막의 소정영역을 제거하여 소정의 폭의 마스크를 형성하는 공정과, 상기 마스크층의 상부에 개구를 갖는 제 1 도전형의 제 1 선택성장층을 상기 반절연성 반도체기판의 표면상에 선택성장하는 공정과, 상기 제 1 선택성장층의 표면상에 평탄화된 표면을 갖는 제 1 도전형의 제 2 선택성장층의 역경사면사이에 보이드를 형성하는 공정과, 상기 제 2 선택성장층과 상기 제 2 선택성장층의 하부의 소정두께의 제 1 선택성장층에 제 1 도전형의 소오스/드레인 영역을 형성하는 공정과, 상기 보이드 상부의 제 1 도전형 제 2 선택성장층의 표면상의 제 1 게이트전극, 상기 보이드가 형성되지 않은 영역상의 상기 제 1 도전형의 제 2 선택성장층의 표면상의 제 2 게이트전극, 상기 소오스/드레인 영역상의 소오스/드레인전극을 형성하는 공정을 형성하는 금속-반도체 전계효과트랜지스터의 제조방법.
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