KR930020731A - 듀얼 게이트 금속 반도체 전계효과 트랜지스터 및 그 제조방법 - Google Patents

듀얼 게이트 금속 반도체 전계효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

이 발명은 반절연성 GaAs 기판상에 선택적 에피택시법으로 보이드(Void)를 형성하여 각 게이트 전극의 하부에 서로 다른 두께에 전도층을 형성한 듀얼 게이트(Dual gate)금속 반도체 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
이 발명은, 반절연상 반도체 기판(110) 방향과 소정각 틸트되게 형성ehl고 서로 다른 폭을 갖는 제1및 제2절연막 스프라이프 패턴과, 상기 제1 및 제2절연막 스트라이프 패턴상에 제1 및 제2보이드를 갖는 N+형 GaAs층과, 상기 N+형 GaAs층과 연속하여 형성된 N형 GaAs층인 전도층과, 소스·드레인 영역과, 상기 제1및 제2절연스트라이프 패턴과 마음되는 위치의 상기 전도층 상에 서로다른 크기의 폭을 갖게 형성된 제1 및 제2게이트 전극과, 상기 소스·드레인 영역 상에 형성된 소스·드레인 전극으로 구성된다.
이 발명은 선택적 MOCVD방법에 의한 보이드를 이용하여 전도층 두께를 조절할 수 있고, 반도체 기판과 전도층이 종래의 고저항을 요구하는 양호한 버퍼층을 형성하지 않고도 누설전류를 방지할 수 있으며 저잡음 및 고이득의 특성을 갖는 금속 반도체 전계효과 트랜지스터를 실현할 수 있다.

Description

듀얼 게이트 금속 반도체 전계효과 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명에 따른 듀얼 게이트 금속 반도체 전계효과 트랜지스터의 제1실시예의 단면도이다.
제3도는 (a)~(c)는 제2도의 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조공정도이다.
제4도는 이 발명에 따른 듀얼 게이트 금속 반도체 전계효과 트랜지스터의 제2실시예의 단면도이다.

Claims (24)

  1. 반절연성 화합물 반도체 기판과, 상기 반도체 기판 위에(110) 방향과 소정각 틸트되게 형성되고 서로 다른 폭을 갖는 제1 및 제2절연막 스트라이프 패턴과 상기 제1 및 제2절연막 스트라이프 패턴상에 제1 및 제2보이드를 갖는 제1반도체층과, 상기 제1반도체층과 연속하여 형성된 제2반도체층과, 상기 제2반도체층 및 제1반도체층의 일부까지 불순물 확산된 소스·드레인 영역과, 상기 제1 및 제2절연막 스트라이프 패턴과 대응되는 위치의 상기 제2반도체층 상에 서로다른 크기의 폭을 갖게 형성된 상기 제1및 제2게이트 전극과, 상기 소스·드레인 영역 상에 형성된 소스·드레인 전극을 포함하는 듀얼 게이트 금속반도체 전계효과트랜지스터.
  2. 제1항에 있어서, 반절연성 반도체 기판은 GaAs, InP 또는 GaP 중 어느 하나인 듀얼 게이트 금속 반도체 전계효과트랜지스터.
  3. 내용없음.
  4. 내용없음.
  5. 제1항에 있어서, 상기 제1및 제2반체층은, 동일한 도전형의 불순물이 도핑되되, 제1반도체층이 제2반도체층 보다 고농도로 도핑되는 듀얼 게이트 금속 반도체 전계효과트랜지스터.
  6. 내용없음.
  7. 내용없음
  8. 제1항 또는 제3항에 있어서, 상기 제1및 제2절연막 스트라이프 패턴은 산화막(SiO2) 또는 질화막(Si3N4)중 어느 하나인 듀얼 게이트 금속 반도체 전계효과트랜지스터.
  9. 반절연성 화합물 반도체 기판과, 상기 반도체 기판 위에 (110) 방향과 소정각 틸트되게 형성되고 소정 폭을 갖는 절연막 스트라이프 패턴과, 상기 절연막 스트라이프 패턴 상에 보이드를 갖는 제1반도체층과, 상기 제1반도체층과 연속하여 형성된 제2반도체층과, 상기 제2반도체층 및 제1반도체층의 일부까지 불순물 확산된 소스·드레인 영역과, 상기 스트라이프 패턴과 대응되는 위치의 상기 제2반도체층 상에 소정 폭윽 갖게 형성된 제1 게이트 전극과, 상기 제1게이트 전극과 소정거리 떨어진 위치의 상기 제2반도체층 상에 형성되며 상기 제1게이트 전극 폭보다 더 넓은 폭을 갖는 제2게이트 전극과, 상기 소스·드레인 영역상에 형성된 소스·드레인 전극을 포함하는 듀얼 게이트 금속반도체 전계효과트랜지스터.
  10. 반절연성 화합물 반도체 기판 위에 서로 다른 폭을 갖고 (110) 방향과 소정각 틸트되게 제1및 제2절연막 스트라이프 패턴을 형성하는 시켜 상기 제1및 제2절연막 스트라이프 패턴 상부에 각각 다른 높이를 갖는 제1및 제2보이드를 형성하는 공정과, 상기 제2반도체층 및 제1반도체층의 일부까지 소정 도전형의 불순물을 이온주입하여 소스·드레인 영역을 형성하는 공정과, 상기 제1및 제2절연막 스트라이프 패턴과 대응되는 위치의 상기 제2반도체층 상에 서로 다른 크기의 폭을 갖는 제1및 제2게이트 전극을 형성하는 공정과, 상기 소스·드레인 영역 상에 소스·드레인 전극을 형성하는 공정을 포함하는 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조방법.
  11. 제10항에 있어서, 상기 제1및 제2절연막 스트라이프 패턴은 (110) 방향과 20~30°의 각도로 틸트되게 형성되는 듀얼 게이트 금속 반도체 전계효과 트랜지스터의 제조방법.
  12. 내용없음.
  13. 내용없음.
  14. 제1항에 있어서, 상기 제1및 제2절연막 스트라이프 패턴은 (110) 방향과 20~30°의 각도로 틸트되게 형성되는 듀얼 게이트 금속 반도체 전계효과 트랜지스터의 제조방법.
  15. 제1항 또는 제3항에 있어서, 상기 제1및 제2절연막 스트라이프 패턴은 산화막(SiO2) 또는 질화막(Si3N4)중 어느 하나인 듀얼 게이트 금속 전계효과 트랜지스터.
  16. 제1항에 있어서, 상기 제1보이드의 높이가 제2보이드의 높이 보다 더 높게 형성되는 듀얼 게이트 금속 반도체 전계효과트랜지스터.
  17. 제1항에 있어서, 상기 제1게이트 전극의 폭은 제2게이트 전극의 폭보다 더 크게 형성되는 듀얼 게이트 금속 반도체 전계효과트랜지스터.
  18. 제10항에 있어서, 반절연성 반도체 기판은 6aAs, InP 또는 GaP 중 어느 하나로 형성되는 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조방법.
  19. 제10항에 있어서, 상기 제1및 제2절연막 스트라이프 패턴은 산화막(SiO2) 또는 질화막(Si3N4) 중 어느 하나로 형성되는 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조방법.
  20. 제10항 또는 제19항 중 어느 한 항에 있어서, 상기 제1저연막 스트라이프 패턴의 폭을 제2절연막 스트라이프 패턴의 폭보다 크게 형성하는 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조방법.
  21. 제10항에 있어서, 상기 제1및 제2반도체층은 선택적 MOCVD법으로 결정성장되는 듀얼 게이트 금속 반도체 전계효과트랜지스터 제조방법.
  22. 제10항에 있어서, 상기 제1 게이트 전극의 폭은 제2게이트 전극의 폭보다 더 크게 형성되는 듀얼 게이트 금속 반도체 전계효과 트랜지스터의 제조방법.
  23. 제10항에 있어서, 상기 제1및 제2반도체층은, 동일 도전형의 불순물이 도핑되되, 제1반도체층이 제2반도체층 보다 고농도로 도핑되는 듀얼 도핑되되, 제1반도체층이 제2반도체층 보다 고농도로 도핑되는 듀얼 게이트 금속 반도체 전계효과트랜지스터의 제조방법.
  24. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594237A (en) * 1995-02-24 1997-01-14 The Whitaker Corporation PIN detector having improved linear response
US5757038A (en) * 1995-11-06 1998-05-26 International Business Machines Corporation Self-aligned dual gate MOSFET with an ultranarrow channel
JP3379062B2 (ja) * 1997-12-02 2003-02-17 富士通カンタムデバイス株式会社 半導体装置及びその製造方法
KR100379510B1 (ko) 2000-07-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자 제조방법
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
GB2438677B (en) * 2006-05-31 2011-08-10 Filtronic Compound Semiconductors Ltd A field effect transistor having multiple pinch off voltages

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3823352A (en) * 1972-12-13 1974-07-09 Bell Telephone Labor Inc Field effect transistor structures and methods
US4639275A (en) * 1982-04-22 1987-01-27 The Board Of Trustees Of The University Of Illinois Forming disordered layer by controlled diffusion in heterojunction III-V semiconductor
JPS59110186A (ja) * 1982-12-15 1984-06-26 Sony Corp 半導体レ−ザの製法
US4601096A (en) * 1983-02-15 1986-07-22 Eaton Corporation Method for fabricating buried channel field effect transistor for microwave and millimeter frequencies utilizing molecular beam epitaxy
JPS6039872A (ja) * 1983-08-15 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 縦型電界効果トランジスタの製造方法
US4499481A (en) * 1983-09-14 1985-02-12 The United States Of America As Represented By The Secretary Of The Navy Heterojunction Schottky gate MESFET with lower channel ridge barrier
US4791072A (en) * 1984-06-15 1988-12-13 American Telephone And Telegraph Company, At&T Bell Laboratories Method for making a complementary device containing MODFET
US4883770A (en) * 1986-09-19 1989-11-28 Hewlett-Packard Company Selective NIPI doping super lattice contacts and other semiconductor device structures formed by shadow masking fabrication
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same

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US5350702A (en) 1994-09-27

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