JPH06120524A - デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 - Google Patents
デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH06120524A JPH06120524A JP5070389A JP7038993A JPH06120524A JP H06120524 A JPH06120524 A JP H06120524A JP 5070389 A JP5070389 A JP 5070389A JP 7038993 A JP7038993 A JP 7038993A JP H06120524 A JPH06120524 A JP H06120524A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- effect transistor
- semiconductor
- dual
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 239000002184 metal Substances 0.000 title claims description 28
- 230000005669 field effect Effects 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000009977 dual effect Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000011800 void material Substances 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66886—Lateral transistors with two or more independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/073—Hollow body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
て伝導層の厚さを調節するとができ、半導体基板と伝導
層が従来のように高抵抗のバッファ層を形成しなくて
も、漏れ電流を防止することができ、低雑音及び高利得
の特性を持つデュアルゲートの金属半導体電界効果トラ
ンジスタを提供する。 【構成】 半絶縁性の半導体基板31と、基板上に<1
10>方向と所定の角にチルトされるように形成して互
いに異なる幅を持つ第1及び第2絶縁膜のストライプパ
ターン33,35と、それらの上に第1及び第2ボイド
43,45を持つN+ 形GaAs層37と、それと連続
して形成されたN形GaAs層である伝導層39と、ソ
ース・ドレイン領域47,49と、前記第1及び第2絶
縁膜のストライプパターンと対応する位置の前記伝導層
上に互いに異なる大きさの幅を持つように形成された第
1及び第2ゲート電極53,55と、47,49上に形
成された電極57,59とから構成される。
Description
トランジスタ及びその製造方法に関し、特に、半絶縁性
のGaAsの基板上に選択的エピタキシャル法でボイド
を形成してそれぞれのゲート電極の下部に互いに異なる
厚さの伝導層を形成することに依り高利得及び低雑音の
特性を持つデュアルゲートの金属半導体電界効果トラン
ジスタ及びその製造方法に関する。
通信分野の急速な発展に伴って、超高速コンピュータ、
超高周波通信及び光通信などの必要性が増大している。
しかし、従来のシリコン半導体素子は、シリコン半導体
の物質的特性により前記の要求を満足させることができ
ない多くの制約を有している。従って、前記シリコン半
導体に比べて優秀な物質的特性を持つGaAs,Ga
P,InPなどの化合物半導体を用いた半導体素子の研
究及び開発が活発になされている。
い電子移動度及び半絶縁性などの優秀な物質的特性を有
しているので、動作速度が速く、消費電力が低く、軍事
用及び宇宙通信用素子に用いられている。
スタ(以下JFETという)、金属半導体電界効果トラ
ンジスタ(以下MESFETという)、異種接合バイポ
ーラトランジスタ(以下HBTという)と高電子移動度
トランジスタ(以下HEMTという)など多様である。
波(Carrier)が金属半導体接触の間を伝送する
ことになる前記MESFETの分野である。
レイン領域との間の領域にショットキー接触をするゲー
ト電極に電圧を印加して前記ゲート電極の下部領域に形
成される空乏層の幅を変化させることにより、ソース領
域とドレイン領域との間の有効チャンネルの厚さを変化
させて電流の流れを制御する。
の断面図である。
絶縁性のGaAsの基板10の上部に成長されるドーピ
ングされないGaAs層であるバッファ層12と、前記
バッファ層12の上部に成長されるN形GaAs層であ
る伝導層13と、前記伝導層13とバッファ層12との
一部まで拡散されるN形のソース・ドレイン領域14,
15と、前記ソース・ドレイン領域14,15にそれぞ
れオームコンタクトするソース・ドレイン電極17,1
9と、前記ソース・ドレイン領域14,15との間の伝
導層13の一部を溝エッチングされた表面上にショット
キー接触された第1ゲート電極16と、溝エッチングし
ていない前記伝導層13の領域上に、前記第1ゲート電
極16に隣接して第1ゲート電極16の幅より多少大き
な幅を持つ第2ゲート電極18とから構成されている。
ESFETは、第1ゲート電極16または第2ゲート電
極18の電圧を変化させて利得(gain)を制御でき
る。すなわち、前端のMESFETの第1ゲート電極1
6に十分な電流を供給して後端のMESFETを最大の
ドレイン電流で動作させることにより、大きな電力の利
得を得ることができる。
ー、自動利得制御回路などのような超高周波数の信号を
処理する回路にいろいろと応用されている。
FETは、第1ゲート電極16及び第2ゲート電極18
の下部伝導層13の厚さh1,h2を溝エッチングで調
節している。溝エッチングで伝導層13の厚さを異にす
るMESFETは、第1及び第2ゲート電極下部の同一
厚さの伝導層を持つMESFETに比べて広帯域周波数
の領域において安定して動作する。
層13の一部を乾式または湿式蝕刻方法で溝エッチング
する工程は、エッチングの残存物を残すなど製造工程を
複雑にするという問題点があった。また、従来のデュア
ルゲートのMESFETは、溝エッチングされた領域に
より伝導層13の表面に段差が形成されることにより、
次の工程であるフォトリソグラフィー工程に悪い影響を
及ぼすという問題点があった。そして、従来のデュアル
ゲートのMESFETは、半導体基板10の漏れ電流を
防止するために結晶状態が良好な高抵抗のバッファ層1
2を成長させなくてはならないという問題点があった。
問題点を解決するためになされたものであって、この発
明の目的は、伝導層の下部にボイドを形成する選択的エ
ピタキシャル法によりゲート電極の下部伝導層の厚さを
異に形成することにより、低雑音及び高利得の特性を持
つデュアルゲートのMESFET及びその製造方法を提
供することにある。
るバッファ層の形成と独立して、ボイドにより伝導層と
基板領域とを分離させて漏れ電流の発生を防止できるデ
ュアルゲートのMESFET及びその製造方法を提供す
ることにある。
に、この発明に基づくデュアルゲートの金属半導体電界
効果トランジスタは、半絶縁性の化合物半導体基板と、
前記半導体基板上に<110>の方向と所定の角にチル
トされるように形成して互いに異なる幅を持つ第1及び
第2絶縁膜のストライプパターンと、前記第1及び第2
絶縁膜のストライプパターン上に第1及び第2ボイドを
持つ第1半導体層と、前記第1半導体層と連続して形成
された第2半導体層と、前記第2半導体層及び第1半導
体層の一部まで不純物が拡散されたソース・ドレイン領
域と、前記第1及び第2絶縁膜のストライプパターンと
対応する位置の前記第2半導体層上に互いに異なる大き
さの幅を持つように形成された第1及び第2ゲート電極
と、前記ソース・ドレイン領域上に形成されたソース・
ドレイン電極とからなる。
金属半導体電界効果トランジスタの製造方法は、半絶縁
性の化合物半導体基板上に互いに異なる幅を持って<1
10>の方向と所定の角にチルトされるように第1及び
第2絶縁膜のストライプパターンを形成する工程と、前
記第1及び第2絶縁膜のストライプパターンをマスクと
して前記半導体基板上に第1半導体層を選択的に成長さ
せる工程と、前記第1半導体層の選択的成長に連続して
第2半導体層を選択成長させて前記第1及び第2絶縁膜
のストライプパターンの上部にそれぞれ異なる高さを持
つ第1及び第2ボイドを形成する工程と、前記第2半導
体層及び第1半導体層の一部まで所定の導電形の不純物
をイオン注入してソース・ドレイン領域を形成する工程
と、前記第1及び第2絶縁膜のストライプパターンと対
応する位置の前記第2半導体層上に互いに異なる大きさ
の幅を持つ第1及び第2のゲート電極を形成する工程
と、前記ソース・ドレイン領域上にソース・ドレイン電
極を形成する工程とからなる。
による選択的MOCVDの方法によりボイドを伝導層の
下部に形成することにより、伝導層の厚さを調節できる
ので、半導体基板と伝導層が従来のように高抵抗を要求
する高純度のバッファ層を形成しなくても漏れ電流を防
止することができ、低雑音及び高利得の特性を持つ。
デュアルゲートMESFETの望ましい実施例を詳細に
説明する。
ルゲートMESFETの断面図である。
板31の表面上に互いに異なる幅w1,w2を持つ第1
及び第2絶縁膜のストライプパターン33,35がそれ
ぞれ形成されている。前記第1及び第2絶縁膜のストラ
イプパターン33,35は、酸化膜SiO2 または窒化
膜Si3 N4 中のいずれか一つの物質から形成されるこ
とができる。前記第1及び第2絶縁膜のストライプパタ
ーン33,35上に断面が三角形のボイド43,45を
それぞれ持つ高濃度のドーピングされたN+ 形GaAs
伝導層37及びN形GaAs伝導層39がオームコンタ
クトのために順に形成されている。
イオン注入されて、伝導層39とN+ 形GaAs層37
の一部まで拡散されたソース・ドレイン領域47,49
が形成されている。前記ボイド43,45上部の伝導層
39上に互いに異なる大きさの幅w3,w4を持つ第1
及び第2ゲート電極53,55がそれぞれ形成されてい
る。前記ソース・ドレイン領域47,49上にソース・
ドレイン電極57,59がそれぞれ形成されている。
アルゲートのMESFETにおいて、ゲート電極53,
55の下部に形成された伝導層39の厚さh1,h2は
伝導層39の下に形成されたボイド43,45の高さに
よりそれぞれ異に形成できる。従って、溝エッチングに
よる伝導層の段差の発生を無くすことができる。
は電子に対し電位障壁を形成するので、半導体基板31
と伝導層39が電気的に分けられる。従って、従来のよ
うに高抵抗を要求する高純度のバッファ層を形成しなく
ても、漏れ電流を防止できる。
1のデュアルゲートのMESFETの製造工程図であ
る。
晶面を持つ半絶縁性GaAsの基板31の表面上に酸化
膜SiO2 または窒化膜Si3 N4 の絶縁膜を500〜
1000Åの厚さで沈積する。次に、通常の写真蝕刻法
により互いに異なる幅の第1及び第2絶縁膜のストライ
プパターン33,35をそれぞれ形成する。このとき、
前記第1及び第2絶縁膜のストライプパターン33,3
5は、すベて前記GaAs基板31の<110>方向に
対し20〜30°の角度にチルトされるように形成され
る。このとき、前記第1絶縁膜のストライプパターン3
3の幅w1は、前記第2絶縁膜のストライプパターン3
5の幅w2より大きく形成する。
下SMOCVDという)法で高濃度のN+ 形GaAs層
37を成長させる。このとき、半導体基板31の結晶方
向によるSMOCVDの結晶成長の特性上、前記N+ 形
GaAs層37は、前記第1及び第2絶縁膜のストライ
プパターン33,35の表面上では成長することなく、
前記GaAs基板31の表面上にのみ選択的に成長し
て、これにより前記第1及び第2絶縁膜のストライプパ
ターン33,35の上部に逆傾斜の側面を持つボイド4
3a,45aを形成する。
層37に形成されたボイド43a,45aの尖点の間隔
d1,d2は第1及び第2絶縁膜のストライプパターン
33,35の幅w1,w2の大きさに依存する。すなわ
ち、ボイド43aの尖点の間隔d1は、ボイド45aの
尖点の間隔d2より大きく現われる。
D法によるN+ 形GaAs層37上に同一のSMOCV
D法で連続して選択成長させて、低濃度のN形GaAs
層、すなわち、伝導層39を形成させる。このとき、前
記伝導層39には、前記N+形GaAs層37上部及び
逆傾斜面から同時に結晶成長されて互いに結合して密閉
された中空のボイド43,45が形成され、伝導層39
の上部が平坦になる。従って、前記伝導層39の表面と
ボイド43の尖点までの高さh1は、前記伝導層39の
表面とボイド45の尖点までの高さh2より低く形成さ
れる。すなわち、伝導層39の厚さが自動的に調節され
る。
s層、すなわち、伝導層39の上部に窒化膜(図示せ
ず)を沈積し、通常の写真蝕刻法によりソース・ドレイ
ン領域47,49を形成するための前記窒化膜のマスク
パターンを形成する。その後、通常のイオン注入法によ
りシリコンSiなどのN形不純物をイオン注入し熱処理
して前記伝導層39及びN+ 形GaAs層37の一部分
まで拡散させてソース・ドレイン領域47,49を形成
する。その次に、通常的なリフトオフ工程を実施して、
ソース・ドレイン電極57,59及び第1及び第2ゲー
ト電極53,55をそれぞれ形成する。このとき、ソー
ス・ドレイン電極57,59は、ソース・ドレイン領域
47,49にそれぞれオームコンタクトし、第1及び第
2ゲート電極53,55は、ボイド43,45とそれぞ
れ対応する位置の伝導層39上にショットキー接触をす
る。そして、第1ゲート電極53の幅w3は、第2ゲー
ト電極55の幅w4より小さく形成する。なお、ソース
・ドレイン電極57,59は、AuGe/Ni/Auで
形成されており、第1及び第2ゲート電極53,55
は、Ti/Pt/AuあるいはWSi2 などで形成され
る。
ESFETの第2実施例の断面図である。
アルゲートMESFETは、第1ゲート電極77及び第
2ゲート電極79の下部の伝導層65の厚さh1,h2
を異にするための方法として、第1実施例とは異なり、
第1ゲート電極77の下部にのみボイド67を設けてい
る。
イド67は、GaAs基板31の<110>方向に対し
20〜30°の角度でチルトされるように形成された絶
縁膜のストライプパターン61をマスクとして用いて、
SMOCVD法で結晶成長してドーピングされないGa
As層63及びN形GaAs伝導層65を形成すること
により作られる。
デュアルゲートMESFETは、その構造及び製造方法
において、二つのボイドを持つ第1実施例によるMES
FETとボイドの数が異なることを除いて基本的に同一
である。ただし、第2実施例は、絶縁膜のストライプパ
ターン61を一つだけ形成するようになっているので第
1実施例に比べて比較的工程が簡便となる。
SFETによれば、半導体基板の結晶方向によるSMO
CVD法による結晶成長の特性上現れる三角形のボイド
を2個のゲートの下部にそれぞれ形成することにより、
デュアルゲートの構造から必然的な伝導層の厚さを溝エ
ッチングすることなく調節できる利点がある。
の段差を発生させることがないので、工程の不良を減ら
すことができる。
電位障壁を形成するので、半導体基板と伝導層が電気的
に分けられる。従って、従来の高抵抗を要求するバッフ
ァ層を形成しなくても漏れ電流を防止することができ
る。
属半導体電界効果トランジスタの断面図である。
の金属半導体電界効果トランジスタの製造工程図であ
る。
金属半導体電界効果トランジスタの断面図である。
ランジスタの断面図である。
Claims (16)
- 【請求項1】 半絶縁性の化合物半導体基板と、前記半
導体基板上に<110>の方向と所定の角にチルトされ
るように形成して互いに異なる幅を持つ第1及び第2絶
縁膜のストライプパターンと、前記第1及び第2絶縁膜
のストライプパターン上に第1及び第2ボイドを持つ第
1半導体層と、前記第1半導体層と連続して形成された
第2半導体層と、前記第2半導体層及び第1半導体層の
一部まで不純物が拡散されたソース・ドレイン領域と、
前記第1及び第2絶縁膜のストライプパターンと対応す
る位置の前記第2半導体層上に互いに異なる大きさの幅
を持つように形成された第1及び第2ゲート電極と、前
記ソース・ドレインの領域上に形成されたソース・ドレ
イン電極とからなるデュアルゲートの金属半導体電界効
果トランジスタ。 - 【請求項2】 半絶縁性の半導体基板は、GaAs、I
nPまたはGaP中のいずれか1つからなる請求項1に
記載のデュアルゲートの金属半導体電界効果トランジス
タ。 - 【請求項3】 前記第1及び第2絶縁膜のストライプパ
ターンは、<110>方向と20〜30°の角度にチル
トされるように形成された請求項1に記載のデュアルゲ
ートの金属半導体電界効果トランジスタ。 - 【請求項4】 前記第1及び第2絶縁膜のストライプパ
ターンは、酸化膜SiO2 または窒化膜Si3 N4 の中
のいずれか1つからなる請求項1または請求項3に記載
のデュアルゲートの金属半導体電界効果トランジスタ。 - 【請求項5】 前記第1ボイドの高さが第2ボイドの高
さより高く形成される請求項1に記載のデュアルゲート
の金属半導体電界効果トランジスタ。 - 【請求項6】 前記第1ゲート電極の幅が第2ゲート電
極の幅より大きく形成される請求項1に記載のデュアル
ゲートの金属半導体電界効果トランジスタ。 - 【請求項7】 前記第1及び第2半導体層は、同一の導
電形の不純物がドーピングされ、第1半導体層が第2半
導体層より高濃度でドーピングされる請求項1に記載の
デュアルゲートの金属半導体電界効果トランジスタ。 - 【請求項8】 半絶縁性の化合物半導体基板上に互いに
異なる幅を持って<110>の方向と所定の角にチルト
されるように第1及び第2絶縁膜のストライプパターン
を形成する工程と、前記第1及び第2絶縁膜のストライ
プパターンをマスクとして前記半導体基板上に第1半導
体層を選択的に成長させる工程と、前記第1半導体層の
選択的成長に連続して第2半導体層を選択成長させて前
記第1及び第2絶縁膜のストライプパターンの上部にそ
れぞれ異なる高さを持つ第1及び第2ボイドを形成する
工程と、前記第2半導体層及び第1半導体層の一部まで
所定の導電形の不純物をイオン注入して、ソース・ドレ
インの領域を形成する工程と、前記第1及び第2絶縁膜
のストライプパターンと対応する位置の前記第2半導体
層上に互いに異なる大きさの幅を持つ第1及び第2ゲー
ト電極を形成する工程と、前記ソース・ドレイン領域上
にソース・ドレイン電極を形成する工程とからなるデュ
アルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項9】 半絶縁性の半導体基板は、GaAs、I
nPまたはGaP中のいずれか1つにより形成される請
求項8に記載のデュアルゲートの金属半導体電界効果ト
ランジスタの製造方法。 - 【請求項10】 前記第1及び第2絶縁膜のストライプ
パターンは、<110>の方向と20〜30°の角度に
チルトされるように形成される請求項8に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項11】 前記第1及び第2絶縁膜のストライプ
パターンは、酸化膜SiO2 または窒化膜Si3 N4 中
のいずれか1つにより形成される請求項8または請求項
10に記載のデュアルゲートの金属半導体電界効果トラ
ンジスタの製造方法。 - 【請求項12】 前記第1絶縁膜のストライプパターン
の幅を第2絶縁膜のストライプパターンの幅より大きく
形成する請求項8、請求項10または請求項11のいず
れか1項に記載のデュアルゲートの金属半導体電界効果
トランジスタの製造方法。 - 【請求項13】 前記第1及び第2半導体層は、選択的
MOCVD法で結晶成長される請求項8に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項14】 前記第1ゲート電極の幅は第2ゲート
電極の幅より大きく形成される請求項8に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項15】 前記第1及び第2半導体層は、同一導
電形の不純物がドーピングされ、第1半導体層が第2半
導体層より高濃度にドーピングされる請求項8に記載の
デュアルゲートの金属半導体電界効果トランジスタの製
造方法。 - 【請求項16】 半絶縁性の化合物半導体基板と、前記
半導体基板上に<110>方向と所定の角にチルトされ
るように形成された所定の幅を持つ絶縁膜のストライプ
パターンと、前記絶縁膜のストライプパターン上にボイ
ドを持つ第1半導体層と、前記第1半導体層と連続して
形成された第2半導体層と、前記第2半導体層及び第1
半導体層の一部まで不純物が拡散されたソース・ドレイ
ン領域と、前記ストライプパターンと対応する位置の前
記第2半導体層上に所定の幅を持つように形成された第
1ゲート電極と、前記第1ゲート電極と所定の距離が隔
たれた位置の前記第2半導体層上に形成されて前記第1
ゲート電極の幅より広い幅を持つ第2ゲート電極と、前
記ソース・ドレインの領域上に形成されたソース・ドレ
イン電極とからなるデュアルゲートの金属半導体電界効
果トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1992-5179 | 1992-03-28 | ||
KR1019920005179A KR950000158B1 (ko) | 1992-03-28 | 1992-03-28 | 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06120524A true JPH06120524A (ja) | 1994-04-28 |
JPH0770735B2 JPH0770735B2 (ja) | 1995-07-31 |
Family
ID=19331023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5070389A Expired - Fee Related JPH0770735B2 (ja) | 1992-03-28 | 1993-03-29 | デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5350702A (ja) |
JP (1) | JPH0770735B2 (ja) |
KR (1) | KR950000158B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5594237A (en) * | 1995-02-24 | 1997-01-14 | The Whitaker Corporation | PIN detector having improved linear response |
US5757038A (en) * | 1995-11-06 | 1998-05-26 | International Business Machines Corporation | Self-aligned dual gate MOSFET with an ultranarrow channel |
JP3379062B2 (ja) * | 1997-12-02 | 2003-02-17 | 富士通カンタムデバイス株式会社 | 半導体装置及びその製造方法 |
KR100379510B1 (ko) | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
DE102005059231B4 (de) * | 2005-12-12 | 2011-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur |
GB2438677B (en) * | 2006-05-31 | 2011-08-10 | Filtronic Compound Semiconductors Ltd | A field effect transistor having multiple pinch off voltages |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3823352A (en) * | 1972-12-13 | 1974-07-09 | Bell Telephone Labor Inc | Field effect transistor structures and methods |
US4639275A (en) * | 1982-04-22 | 1987-01-27 | The Board Of Trustees Of The University Of Illinois | Forming disordered layer by controlled diffusion in heterojunction III-V semiconductor |
JPS59110186A (ja) * | 1982-12-15 | 1984-06-26 | Sony Corp | 半導体レ−ザの製法 |
US4601096A (en) * | 1983-02-15 | 1986-07-22 | Eaton Corporation | Method for fabricating buried channel field effect transistor for microwave and millimeter frequencies utilizing molecular beam epitaxy |
JPS6039872A (ja) * | 1983-08-15 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 縦型電界効果トランジスタの製造方法 |
US4499481A (en) * | 1983-09-14 | 1985-02-12 | The United States Of America As Represented By The Secretary Of The Navy | Heterojunction Schottky gate MESFET with lower channel ridge barrier |
US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
US4883770A (en) * | 1986-09-19 | 1989-11-28 | Hewlett-Packard Company | Selective NIPI doping super lattice contacts and other semiconductor device structures formed by shadow masking fabrication |
US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
-
1992
- 1992-03-28 KR KR1019920005179A patent/KR950000158B1/ko not_active IP Right Cessation
-
1993
- 1993-03-29 US US08/038,940 patent/US5350702A/en not_active Expired - Lifetime
- 1993-03-29 JP JP5070389A patent/JPH0770735B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR930020731A (ko) | 1993-10-20 |
US5350702A (en) | 1994-09-27 |
KR950000158B1 (ko) | 1995-01-10 |
JPH0770735B2 (ja) | 1995-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4641161A (en) | Heterojunction device | |
KR100642191B1 (ko) | 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법 | |
US5350709A (en) | Method of doping a group III-V compound semiconductor | |
US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
JPH10209434A (ja) | ヘテロ接合型電界効果トランジスタとその製造方法 | |
US4866491A (en) | Heterojunction field effect transistor having gate threshold voltage capability | |
JPH06120524A (ja) | デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 | |
KR100563884B1 (ko) | 접합형 전계 효과 트랜지스터의 제조 방법 | |
KR950007361B1 (ko) | 전계효과트랜지스터 | |
US5389807A (en) | Field effect transistor | |
US5514606A (en) | Method of fabricating high breakdown voltage FETs | |
US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
EP0833379A2 (en) | Semiconductor device and manufacturing method thereof | |
JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
JPH05275453A (ja) | 接合fet及びその製造方法 | |
JP3653652B2 (ja) | 半導体装置 | |
GB2239557A (en) | High electron mobility transistors | |
JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
EP0278110B1 (en) | Heterojunction field effect transistor | |
JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
KR930009811B1 (ko) | 금속-반도체 전계효과 트랜지스터 및 그 제조방법 | |
JPH07254614A (ja) | 化合物半導体装置 | |
KR20000060754A (ko) | 부정형 고 전자 이동도 트랜지스터 및 그 제조 방법 | |
JPH0472635A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JPH025437A (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 17 |
|
LAPS | Cancellation because of no payment of annual fees |