JPH0472635A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH0472635A JPH0472635A JP18431490A JP18431490A JPH0472635A JP H0472635 A JPH0472635 A JP H0472635A JP 18431490 A JP18431490 A JP 18431490A JP 18431490 A JP18431490 A JP 18431490A JP H0472635 A JPH0472635 A JP H0472635A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、電界効果型トランジスタ及びその製造方法、
更に詳しくいえば、電界効果型トランジスタのソース、
ドレイン、ゲート部の構成及び製造方法に係り、特に化
合物半導体集積回路の高速性を高めるのに好適な電界効
果型トランジスタに関する。
更に詳しくいえば、電界効果型トランジスタのソース、
ドレイン、ゲート部の構成及び製造方法に係り、特に化
合物半導体集積回路の高速性を高めるのに好適な電界効
果型トランジスタに関する。
化合物半導体で構成される電界効果型トランジスタ（Ｆ
ＥＴ）はその高速性を利用して超高周波回路素子として
開発されている。 特に素子の微細化及び高性能化を目的して、半導体能動
層上にソース、ドレイン領域をマスクを介して形成し、
横方向の成長速度の小さい手段で選択的に高不純物トー
プ層を成長し１次に、上記マスクを除去して全面に絶縁
膜被着した後垂直方向からドライエツチングを行なって
、高不純物ドープ成長層側面に絶縁膜を残置すると共に
ゲート開口部を形成し、上記開口部にゲート電極を形成
する製造方法が提案されている（例えば特開昭６２−３
９０７６公報に記載されている）。 上記方法によって製造されたＧａＡｓを用いたショット
キーゲート電界効果型トランジスタ（ＭＥＳＦＥＴ）は
、第２図にその断面図を示すように、垂直な側面を持つ
ｎ＋選択エピタキシャル層６．７の側面に絶縁物の側壁
８を形成し、ゲート電極１０を側壁８、およびｎ＋選択
エピタキシャル層６．７に対して自己整合的に設けた構
成となって、ＭＥＳＦＥＴのゲート−ソース間の寄生抵
抗（以下ソース抵抗と記す）を低く抑えている。 なお、第２図において、１は半絶縁性ＧａＡｓ基板、２
はｐ型不純物層、３はｎ型能動層、４はオーミック金属
から成るドレイン電極、５はオーミック電極から成るソ
ース電極である。 ［発明が解決しようとする課題１ 上記従来技術は側壁８の厚さを小さくすることによって
、電界効果型トランジスタ（ＦＥＴ）のソース抵抗を小
さくしている。しかし第２図に示すように従来のＭＥＳ
ＦＥＴは左右対称の構造。 即ち、ゲート電極１０のゲート側及びドレイン側に形成
された側壁８−７及び８−８の厚さが同じとなるめ、ド
レイン抵抗も同時に小さくなる。二のため、ゲート−ド
レイン間に逆電圧を印加した場合、ドレイン端の空乏層
の伸びが阻害され、高電界が集中し、その結果ゲート−
トレイン間でのブレークダウンが生じやすくなる。 このように上記従来技術では、ゲート−ドレイン間耐圧
が劣化するという問題があり、これによる回路の動作不
良が多発していた。 本発明の目的は、電界効果トランジスタ（Ｆ’ＥＴ）の
ゲート−ドレイン間耐圧を劣化させることなくＦＥＴの
ソース抵抗を低減できる電界効果トランジスタ及びその
製造方法をを実現し、特に超高速ＬＳＩに最適な高性能
化合物半導体ＦＥＴを提供することにある。 ［課題を解決するための手段］ 上記目的を達成するために、化合物半導体からなる電界
効果型トランジスタにおいて、能動層上に形成されたソ
ース領域及びトレイン領域を形成する第一及び第二の高
濃度不純物層とゲート電極との間に形成される絶縁層か
らなる側壁の厚さを、ゲート電極と第一の高濃度不純物
層の間及びゲート電極と第二の高濃度不純物層の間のそ
れぞれ第一及び第二の側壁が、第二の側壁物の厚さを第
一の側壁の厚さより厚く形成した。 また、上記構造の電界トランジスタを製造するため１置
方位が（１００）面から［０１１］方向を軸として５°
ないし３５°傾けた面方位あるいは（４１１｝Ｂ面また
は（３１１｝Ｂ面をもつ化合物半導体基板上に能動層を
形成し、上記能動層上にソース、ドレイン領域をマスク
を介して選択的に高濃度不純物層を成長し、次に、上記
マスクを除去して全面に絶縁膜被着した後、垂直方向か
らドライエツチングを行なって、高濃度不純物層の側面
にＮｉｌ膜を残置すると共にゲート開口部を形成し、上
記開口部に、２つの側壁に対して自己整合的にゲート電
極を形成したものである７
ＥＴ）はその高速性を利用して超高周波回路素子として
開発されている。 特に素子の微細化及び高性能化を目的して、半導体能動
層上にソース、ドレイン領域をマスクを介して形成し、
横方向の成長速度の小さい手段で選択的に高不純物トー
プ層を成長し１次に、上記マスクを除去して全面に絶縁
膜被着した後垂直方向からドライエツチングを行なって
、高不純物ドープ成長層側面に絶縁膜を残置すると共に
ゲート開口部を形成し、上記開口部にゲート電極を形成
する製造方法が提案されている（例えば特開昭６２−３
９０７６公報に記載されている）。 上記方法によって製造されたＧａＡｓを用いたショット
キーゲート電界効果型トランジスタ（ＭＥＳＦＥＴ）は
、第２図にその断面図を示すように、垂直な側面を持つ
ｎ＋選択エピタキシャル層６．７の側面に絶縁物の側壁
８を形成し、ゲート電極１０を側壁８、およびｎ＋選択
エピタキシャル層６．７に対して自己整合的に設けた構
成となって、ＭＥＳＦＥＴのゲート−ソース間の寄生抵
抗（以下ソース抵抗と記す）を低く抑えている。 なお、第２図において、１は半絶縁性ＧａＡｓ基板、２
はｐ型不純物層、３はｎ型能動層、４はオーミック金属
から成るドレイン電極、５はオーミック電極から成るソ
ース電極である。 ［発明が解決しようとする課題１ 上記従来技術は側壁８の厚さを小さくすることによって
、電界効果型トランジスタ（ＦＥＴ）のソース抵抗を小
さくしている。しかし第２図に示すように従来のＭＥＳ
ＦＥＴは左右対称の構造。 即ち、ゲート電極１０のゲート側及びドレイン側に形成
された側壁８−７及び８−８の厚さが同じとなるめ、ド
レイン抵抗も同時に小さくなる。二のため、ゲート−ド
レイン間に逆電圧を印加した場合、ドレイン端の空乏層
の伸びが阻害され、高電界が集中し、その結果ゲート−
トレイン間でのブレークダウンが生じやすくなる。 このように上記従来技術では、ゲート−ドレイン間耐圧
が劣化するという問題があり、これによる回路の動作不
良が多発していた。 本発明の目的は、電界効果トランジスタ（Ｆ’ＥＴ）の
ゲート−ドレイン間耐圧を劣化させることなくＦＥＴの
ソース抵抗を低減できる電界効果トランジスタ及びその
製造方法をを実現し、特に超高速ＬＳＩに最適な高性能
化合物半導体ＦＥＴを提供することにある。 ［課題を解決するための手段］ 上記目的を達成するために、化合物半導体からなる電界
効果型トランジスタにおいて、能動層上に形成されたソ
ース領域及びトレイン領域を形成する第一及び第二の高
濃度不純物層とゲート電極との間に形成される絶縁層か
らなる側壁の厚さを、ゲート電極と第一の高濃度不純物
層の間及びゲート電極と第二の高濃度不純物層の間のそ
れぞれ第一及び第二の側壁が、第二の側壁物の厚さを第
一の側壁の厚さより厚く形成した。 また、上記構造の電界トランジスタを製造するため１置
方位が（１００）面から［０１１］方向を軸として５°
ないし３５°傾けた面方位あるいは（４１１｝Ｂ面また
は（３１１｝Ｂ面をもつ化合物半導体基板上に能動層を
形成し、上記能動層上にソース、ドレイン領域をマスク
を介して選択的に高濃度不純物層を成長し、次に、上記
マスクを除去して全面に絶縁膜被着した後、垂直方向か
らドライエツチングを行なって、高濃度不純物層の側面
にＮｉｌ膜を残置すると共にゲート開口部を形成し、上
記開口部に、２つの側壁に対して自己整合的にゲート電
極を形成したものである７
【作用１
側壁の加工寸法は、通常の異方性エツチング法を用いた
場合、第３図に示すように高濃度不純物層の側面の傾斜
角度の増大に伴って増加する。ゲート電極に面するトレ
イン側の高濃度不純物層の側面の傾斜角をソース側より
大きくすることによって、ドレイン側の側壁をソース側
の側壁より大きくできる。ゲート電極を２つの側壁に対
して自己整合的に設けることによって、ゲート−ドレイ
ン間の距離はゲート−ソース間より大きくなる。 これによって、ゲート−ソース間距離を縮めてＦＥＴを
高性能化した場合でも、ゲート−ドレイン間耐圧を高く
保つことができる。 【実施例】 以下、本発明の実施例を図面を用いて説明する。 第１図は本発明による電界効果型トランジスタ（ＭＥＳ
ＦＥＴ）の１実施例の断面構造図を示す。 なお、断面は結晶面［０１１］方向から見たものである
５ 図示のごとく、半絶縁性ＧａＡｓ基板１上に、ｐ型不純
物層２およびｎ型能動層３をが形成され、能動層３上面
には、能動層３に対し電界を印加するためのゲート電極
１０と、ゲート電極１０の両側に形成された第一及び第
二の高濃度ｎ型不純物層７．６が形成され、第一の高濃
度ｎ型不純物層７の上部にソース電極５、第二の高濃度
ｎ型不純物層６の上部にドレイン電極４が形成され、第
一及び第二の高濃度不純物層７．６は能動層３上に積層
されており、第二の高濃度ｎ型不純物層７のゲート側の
側面傾斜角は第一の高濃度ｎ型不純物層７のゲート側の
側面傾斜角より大であり、第一及び第二の高濃度ｎ型不
純物層７．６のゲート側の側面には絶縁物から成る側壁
８−２及び８−３が形成されている。従って、側壁８−
２の厚さは側壁８−３の厚さより薄くなっている。 ゲート電極１０を挾んで位置する２個のオーミック電極
のうち、４をドレイン電極、５をソース電極として電圧
を加えると、高濃度ｎ嬰不純物層（ｎ＋選択エピタキシ
ャル層）６、ｎ型能動層３および高濃度ｎ型不純物層（
ｎ 選択エピタキシャル層）７を通って電流が流れる。 ｎ型能動層３上に設けたゲート電極１０に電圧を印加す
ることによりこの電流を制御して、トランジスタ動作を
行う。Ｐ型不純物層２は、ｎ型能動Ｒ３の下部にポテン
シャル障壁を形成し、短チヤネル効果を抑制する。 第４図は上記第１図に示した電界効果トランジスタの製
造工程を示す。 まず、面方位を（４１，１）とした半絶縁性ＧａＡｓ基
板１上に、ｐ型不純物層２およびｎ型能動層３を、イオ
ン打ち込み工程とアニール工程によって形成する（ａ）
。ｎ型能動層３のイオン打ち込みにはＳｉイオンを用い
、その打ち込み量は、所望のしきい電圧が得られるよう
に選ぶ（例えば、加速電圧５０ ｋ ｅ Ｖ、打ち込み
量４．５Ｘ１０”／Ｊ）。ｐ型不純物層２のイオン打ち
込みにはＭｇイオンを用い、加速電圧２００ｋｅＶで、
２ＸＩＯ”／−の量を打ち込む。これらを、Ｈ２ガス雰
囲気中で８００℃１５分間の高温熱処理を行うアニール
工程により、活性化する。 続いて、半絶縁性ＧａＡｓ基板１およびｐ型不純物層２
およびｎ型能動層３から成るＧａＡｓウェハの表面に、
５１０２膜をＣＶＤ６により１０００人堆積し、異方性
エツチングによりこれを加工して５１０２マスク１３を
形成する（ｂ）。 次に１３をマスクとして、ＭＯＣＶＤ （有機金属熱分
解）法により高濃度ｎ型ＧａＡｓ層である高濃度ｎ型Ｇ
ａＡｓ層であるｎ＋選択エピタキシャル層６．７を成長
する（Ｃ）８層６．７の成長には原料ガスとしてトリメ
チルガリウムとアルシンを用い、ドーピングガスとして
はジシランを用いる。基板温度を７００℃とし、Ｓｉ濃
度が３×１０”ａｍ−’となるような条件で、厚さが５
０００人になるように成長する。このようにしてエピタ
キシャル層６．７を成長すると、その側面として第５図
に示すような（１１１｝Ｂ面が得られる。ここでＢ面と
は表面がＡｓ原子となる面を意味する。この（１１１｝
Ｂ面は（１００）面に対して約５５°の角度をなす。Ｇ
ａＡｓウェハ４１の面方位は（４１１）であり、（１０
０）面からは約２０°傾いている。そのため第５図に示
すよう↓こ、エピタキシャル層６の左側（ゲート側）に
はＧ ａ Ａ ｓウェハ１１に対して７５°、エピタキ
シャル層７の右側（ゲート側）には３５°の傾斜角をも
つ側面が得られる。 次にエピタキシャル層６．７の上にリフトオフ法により
それぞれＡ ｕ Ｇ ｅ系のオーミック電極４．５を形
成し、合金化する。 次に余分なＳｉ○、を除去したのち、全面に５ｉ０２１
３を３０００人被着Ｌｒｄ）。 異方性ドライエツチングによりエピタキシャル層６．７
の側面に側壁８−１．８−２．８−３．８−４を形成す
る（ｅ）。これらの側壁がｎ型能動層３を覆っている長
さ（以下側壁長と記す）は、第３図に示したように側壁
の傾斜角に大きく依存し。 ソース側の側壁８−２の側壁長が約１０００人になるの
に対し、ドレイン側の側壁８３は約２０００人となる。 次にゲート電Ｖｉ１０をリフトオフ法により側壁８−２
．８−３に対して自己整合的に形成する（ｆ）（ｇ）。 ゲート電極１０の構造は下からＴ１５００人、Ｐｔ５０
０Ａ、、ＡｕｌＯＯＯ人であり。 ゲートフィンガー（紙面に対して垂直方向）の方向が（
：０１１］方向になるように形成する。以上によりショ
ットキー電界効果型トランジスタ（ＭＥＳＦＥＴ）が完
成する。 上記製造方法に選れば、高精度に形成加工できる側壁８
−２．８−３に対してゲート電極１０を自己整合的に形
成するので、ソース抵抗およびゲート−ドレイン間耐圧
に最も影響するゲート電極１０とｎ＋選択エピタキシャ
ル層６．７との距離を再現性良く実現できる。 上記実施例において、第５図に示されるＧａＡｓウェハ
１１としては、（１００）面から［０１１］方向を軸と
して５°ないし３５°傾けた面方位のウェハを用いても
よい。もしくは（１００）面から［０１１］方向を軸と
して５°ないし３５°傾けた面方位のウェハを用いても
よい。例えば、（４１１）面以外の（４１１｝Ｂ面（す
なわち（４１１）、（４１１）、（４１１）面）や、（
３１１｝Ｂ面（すなわち（３Ｌ Ｌ）、（３〒１）、（
百１１）、（百〒〒）而）でも良い。 また、上記製造方法の実施例において、ｎ型能動層３、
Ｐ型不純物層２はＭ ＯＣＶ Ｄ法あるいはＭＢＥ （
分子線エピタキシー）法などのエピタキシャル成長によ
って形成してもよい。さらに、ｐ型不純物層２はアンド
ープ、あるいはＰ型のＡＱＧ ａ Ａ ｓ層であっても
よい。 第６図は本発明による電界効果型トランジスタの他の実
施例の断面図を示す５第１図に示した実施例との違いは
、ｐ型ＡΩＧａＡｓ層２２．ｎ型Ｉ ｎ Ｇ ａ Ａ
ｓ能動層２３、アンドープＡＱＧａＡｓ層２０を用いる
点と、ｎ”ＩｎＧａＡｓ層２６．２７を用いる点である
。 Ｐ型ＡｎＧａＡｓＪ！２２．ｎ型Ｉ ｎ Ｇ ａ Ａ
ｓ能動層２３．アンドープＡＱＧａＡｓ層２０は１重力
位を（４１−１）とした半絶縁性ＧａＡｓ基板１上にＭ
ＢＥ法により連続的に成長する。ｐ型Ａ１１ＧａＡｓ層
２２はＡＱ組成を０．３をとし、不純物としてＢｅを３
Ｘ １０１Ｇｃ ｍ−’ドープする。 厚さは３０００人とする。ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ
能動層２３は１０組成を０．２とし、不純物としてＳｌ
を３．６ Ｘ １０１ｇｃｍ−’ドープする。厚さは１
５０人とする。アンドープＡ Ｑ Ｇ ａ Ａ ｓ層２
０はＡＱ組成を０．３をとし、厚さは１５０人とする。 ｎ ＩｎＧａＡｓ層２６．２７はＭＯＣＶＤ法によ
り形成する。Ｉｎ組成を０．２とし、不純物としてＳｉ
を１×１０１０１９Ｑ”ドープする。 厚さは５０００人とする。 本実施例はＨＩＧＦＥ Ｔ
（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｉｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｅｔ Ｔｒａｎ
ｓｉｓｔｏｒ）と呼ばれるタイプのＦＥＴである。 本実施例によれば、アンドープＡＭＧａＡｓ層２０をゲ
ート電極１０とｎ型Ｉ ｎＧａＡｓ能動層２３の間に挾
んだことにより、ペテロ接合による障壁が設けられ、ゲ
ート−ドレイン間耐圧を向上し、ゲート順方向電流の立
上り電圧を高くすることができる７また、Ｇ ａ Ａ
ｓに比へて電子の移動度が高いＩｎＧａＡｓをチャネル
に使った二とにより電流暫動能力が増し、さらに高性能
なＦＥＴを実現する二とができる。 上記実施例において、ｎ＋ＩｎＧａＡｓ層２６．２７を
Ｉｎ組成が下から上に向けて０．２から１．０まで徐々
に変化するグレーデツド層とし、オーミック電極４．５
をノンアロイオーミンク電極、例えばＡ ｕ ／ Ｐ
ｔ ／ Ｔ ｉとしても良い。 【発明の効果］ 本発明によれば、ＦＥＴのゲート−ドレイン間耐圧を劣
化することなくＦＥＴのソース抵抗を低減することが可
能となり、高性能化に対して著しい改善効果が得られる
。この結果、高駆動能力および超高速性を有するＦＥＴ
を実現することができる。
場合、第３図に示すように高濃度不純物層の側面の傾斜
角度の増大に伴って増加する。ゲート電極に面するトレ
イン側の高濃度不純物層の側面の傾斜角をソース側より
大きくすることによって、ドレイン側の側壁をソース側
の側壁より大きくできる。ゲート電極を２つの側壁に対
して自己整合的に設けることによって、ゲート−ドレイ
ン間の距離はゲート−ソース間より大きくなる。 これによって、ゲート−ソース間距離を縮めてＦＥＴを
高性能化した場合でも、ゲート−ドレイン間耐圧を高く
保つことができる。 【実施例】 以下、本発明の実施例を図面を用いて説明する。 第１図は本発明による電界効果型トランジスタ（ＭＥＳ
ＦＥＴ）の１実施例の断面構造図を示す。 なお、断面は結晶面［０１１］方向から見たものである
５ 図示のごとく、半絶縁性ＧａＡｓ基板１上に、ｐ型不純
物層２およびｎ型能動層３をが形成され、能動層３上面
には、能動層３に対し電界を印加するためのゲート電極
１０と、ゲート電極１０の両側に形成された第一及び第
二の高濃度ｎ型不純物層７．６が形成され、第一の高濃
度ｎ型不純物層７の上部にソース電極５、第二の高濃度
ｎ型不純物層６の上部にドレイン電極４が形成され、第
一及び第二の高濃度不純物層７．６は能動層３上に積層
されており、第二の高濃度ｎ型不純物層７のゲート側の
側面傾斜角は第一の高濃度ｎ型不純物層７のゲート側の
側面傾斜角より大であり、第一及び第二の高濃度ｎ型不
純物層７．６のゲート側の側面には絶縁物から成る側壁
８−２及び８−３が形成されている。従って、側壁８−
２の厚さは側壁８−３の厚さより薄くなっている。 ゲート電極１０を挾んで位置する２個のオーミック電極
のうち、４をドレイン電極、５をソース電極として電圧
を加えると、高濃度ｎ嬰不純物層（ｎ＋選択エピタキシ
ャル層）６、ｎ型能動層３および高濃度ｎ型不純物層（
ｎ 選択エピタキシャル層）７を通って電流が流れる。 ｎ型能動層３上に設けたゲート電極１０に電圧を印加す
ることによりこの電流を制御して、トランジスタ動作を
行う。Ｐ型不純物層２は、ｎ型能動Ｒ３の下部にポテン
シャル障壁を形成し、短チヤネル効果を抑制する。 第４図は上記第１図に示した電界効果トランジスタの製
造工程を示す。 まず、面方位を（４１，１）とした半絶縁性ＧａＡｓ基
板１上に、ｐ型不純物層２およびｎ型能動層３を、イオ
ン打ち込み工程とアニール工程によって形成する（ａ）
。ｎ型能動層３のイオン打ち込みにはＳｉイオンを用い
、その打ち込み量は、所望のしきい電圧が得られるよう
に選ぶ（例えば、加速電圧５０ ｋ ｅ Ｖ、打ち込み
量４．５Ｘ１０”／Ｊ）。ｐ型不純物層２のイオン打ち
込みにはＭｇイオンを用い、加速電圧２００ｋｅＶで、
２ＸＩＯ”／−の量を打ち込む。これらを、Ｈ２ガス雰
囲気中で８００℃１５分間の高温熱処理を行うアニール
工程により、活性化する。 続いて、半絶縁性ＧａＡｓ基板１およびｐ型不純物層２
およびｎ型能動層３から成るＧａＡｓウェハの表面に、
５１０２膜をＣＶＤ６により１０００人堆積し、異方性
エツチングによりこれを加工して５１０２マスク１３を
形成する（ｂ）。 次に１３をマスクとして、ＭＯＣＶＤ （有機金属熱分
解）法により高濃度ｎ型ＧａＡｓ層である高濃度ｎ型Ｇ
ａＡｓ層であるｎ＋選択エピタキシャル層６．７を成長
する（Ｃ）８層６．７の成長には原料ガスとしてトリメ
チルガリウムとアルシンを用い、ドーピングガスとして
はジシランを用いる。基板温度を７００℃とし、Ｓｉ濃
度が３×１０”ａｍ−’となるような条件で、厚さが５
０００人になるように成長する。このようにしてエピタ
キシャル層６．７を成長すると、その側面として第５図
に示すような（１１１｝Ｂ面が得られる。ここでＢ面と
は表面がＡｓ原子となる面を意味する。この（１１１｝
Ｂ面は（１００）面に対して約５５°の角度をなす。Ｇ
ａＡｓウェハ４１の面方位は（４１１）であり、（１０
０）面からは約２０°傾いている。そのため第５図に示
すよう↓こ、エピタキシャル層６の左側（ゲート側）に
はＧ ａ Ａ ｓウェハ１１に対して７５°、エピタキ
シャル層７の右側（ゲート側）には３５°の傾斜角をも
つ側面が得られる。 次にエピタキシャル層６．７の上にリフトオフ法により
それぞれＡ ｕ Ｇ ｅ系のオーミック電極４．５を形
成し、合金化する。 次に余分なＳｉ○、を除去したのち、全面に５ｉ０２１
３を３０００人被着Ｌｒｄ）。 異方性ドライエツチングによりエピタキシャル層６．７
の側面に側壁８−１．８−２．８−３．８−４を形成す
る（ｅ）。これらの側壁がｎ型能動層３を覆っている長
さ（以下側壁長と記す）は、第３図に示したように側壁
の傾斜角に大きく依存し。 ソース側の側壁８−２の側壁長が約１０００人になるの
に対し、ドレイン側の側壁８３は約２０００人となる。 次にゲート電Ｖｉ１０をリフトオフ法により側壁８−２
．８−３に対して自己整合的に形成する（ｆ）（ｇ）。 ゲート電極１０の構造は下からＴ１５００人、Ｐｔ５０
０Ａ、、ＡｕｌＯＯＯ人であり。 ゲートフィンガー（紙面に対して垂直方向）の方向が（
：０１１］方向になるように形成する。以上によりショ
ットキー電界効果型トランジスタ（ＭＥＳＦＥＴ）が完
成する。 上記製造方法に選れば、高精度に形成加工できる側壁８
−２．８−３に対してゲート電極１０を自己整合的に形
成するので、ソース抵抗およびゲート−ドレイン間耐圧
に最も影響するゲート電極１０とｎ＋選択エピタキシャ
ル層６．７との距離を再現性良く実現できる。 上記実施例において、第５図に示されるＧａＡｓウェハ
１１としては、（１００）面から［０１１］方向を軸と
して５°ないし３５°傾けた面方位のウェハを用いても
よい。もしくは（１００）面から［０１１］方向を軸と
して５°ないし３５°傾けた面方位のウェハを用いても
よい。例えば、（４１１）面以外の（４１１｝Ｂ面（す
なわち（４１１）、（４１１）、（４１１）面）や、（
３１１｝Ｂ面（すなわち（３Ｌ Ｌ）、（３〒１）、（
百１１）、（百〒〒）而）でも良い。 また、上記製造方法の実施例において、ｎ型能動層３、
Ｐ型不純物層２はＭ ＯＣＶ Ｄ法あるいはＭＢＥ （
分子線エピタキシー）法などのエピタキシャル成長によ
って形成してもよい。さらに、ｐ型不純物層２はアンド
ープ、あるいはＰ型のＡＱＧ ａ Ａ ｓ層であっても
よい。 第６図は本発明による電界効果型トランジスタの他の実
施例の断面図を示す５第１図に示した実施例との違いは
、ｐ型ＡΩＧａＡｓ層２２．ｎ型Ｉ ｎ Ｇ ａ Ａ
ｓ能動層２３、アンドープＡＱＧａＡｓ層２０を用いる
点と、ｎ”ＩｎＧａＡｓ層２６．２７を用いる点である
。 Ｐ型ＡｎＧａＡｓＪ！２２．ｎ型Ｉ ｎ Ｇ ａ Ａ
ｓ能動層２３．アンドープＡＱＧａＡｓ層２０は１重力
位を（４１−１）とした半絶縁性ＧａＡｓ基板１上にＭ
ＢＥ法により連続的に成長する。ｐ型Ａ１１ＧａＡｓ層
２２はＡＱ組成を０．３をとし、不純物としてＢｅを３
Ｘ １０１Ｇｃ ｍ−’ドープする。 厚さは３０００人とする。ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ
能動層２３は１０組成を０．２とし、不純物としてＳｌ
を３．６ Ｘ １０１ｇｃｍ−’ドープする。厚さは１
５０人とする。アンドープＡ Ｑ Ｇ ａ Ａ ｓ層２
０はＡＱ組成を０．３をとし、厚さは１５０人とする。 ｎ ＩｎＧａＡｓ層２６．２７はＭＯＣＶＤ法によ
り形成する。Ｉｎ組成を０．２とし、不純物としてＳｉ
を１×１０１０１９Ｑ”ドープする。 厚さは５０００人とする。 本実施例はＨＩＧＦＥ Ｔ
（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｉｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｅｔ Ｔｒａｎ
ｓｉｓｔｏｒ）と呼ばれるタイプのＦＥＴである。 本実施例によれば、アンドープＡＭＧａＡｓ層２０をゲ
ート電極１０とｎ型Ｉ ｎＧａＡｓ能動層２３の間に挾
んだことにより、ペテロ接合による障壁が設けられ、ゲ
ート−ドレイン間耐圧を向上し、ゲート順方向電流の立
上り電圧を高くすることができる７また、Ｇ ａ Ａ
ｓに比へて電子の移動度が高いＩｎＧａＡｓをチャネル
に使った二とにより電流暫動能力が増し、さらに高性能
なＦＥＴを実現する二とができる。 上記実施例において、ｎ＋ＩｎＧａＡｓ層２６．２７を
Ｉｎ組成が下から上に向けて０．２から１．０まで徐々
に変化するグレーデツド層とし、オーミック電極４．５
をノンアロイオーミンク電極、例えばＡ ｕ ／ Ｐ
ｔ ／ Ｔ ｉとしても良い。 【発明の効果］ 本発明によれば、ＦＥＴのゲート−ドレイン間耐圧を劣
化することなくＦＥＴのソース抵抗を低減することが可
能となり、高性能化に対して著しい改善効果が得られる
。この結果、高駆動能力および超高速性を有するＦＥＴ
を実現することができる。
第１図は本発明による電界効果型トランジスタの１実施
例の断面構造図５第２図は従来の電界効果型トランジス
タの断面構造図、第３図は本発明による電界効果型トラ
ンジスタの側壁の傾斜角と側壁長の関係を示すグラフ、
第４図は第１図に示す電界効果型トランジスタの製造行
程を示す図、第５図は本発明の実施例１の電界効果型ト
ランジスタの選択成長工程を説明する断面構造図、第６
図は本発明による電界効果型トランジスタの他の実施例
の断面構造図を示す。 符号の説明 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・ｐ型不
純物層、３・・・ｎ型能動層、４・・・オーミック電極
（ドレイン側）、５・・・オーミック電極（ソース側）
、６．７・・・高濃度ｎ型不純物層、１０・・・ゲート
電極、１ｌ−ＧａＡｓウェハ、１２＝ＳｉＯ，マスク、
２０−＝アンドープＡＱＧａＡｓ層、２２−ｐ型ＡＱＧ
ａＡｓ層、２３−＝ ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ能動
層。 ÷ ２６．２７−ｎ ＩｎＧａＡｓ１ｌ、８−１〜８−８
・・・側壁。
例の断面構造図５第２図は従来の電界効果型トランジス
タの断面構造図、第３図は本発明による電界効果型トラ
ンジスタの側壁の傾斜角と側壁長の関係を示すグラフ、
第４図は第１図に示す電界効果型トランジスタの製造行
程を示す図、第５図は本発明の実施例１の電界効果型ト
ランジスタの選択成長工程を説明する断面構造図、第６
図は本発明による電界効果型トランジスタの他の実施例
の断面構造図を示す。 符号の説明 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・ｐ型不
純物層、３・・・ｎ型能動層、４・・・オーミック電極
（ドレイン側）、５・・・オーミック電極（ソース側）
、６．７・・・高濃度ｎ型不純物層、１０・・・ゲート
電極、１ｌ−ＧａＡｓウェハ、１２＝ＳｉＯ，マスク、
２０−＝アンドープＡＱＧａＡｓ層、２２−ｐ型ＡＱＧ
ａＡｓ層、２３−＝ ｎ型Ｉ ｎ Ｇ ａ Ａ ｓ能動
層。 ÷ ２６．２７−ｎ ＩｎＧａＡｓ１ｌ、８−１〜８−８
・・・側壁。
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板表面に形成した一導電型を有する
半導体からなる能動層と、該能動層に対し電界を印加す
るために該能動層の上部に形成したゲート電極と、該ゲ
ート電極の両側に形成された第一及び第二の高濃度不純
物層と、該第一の高濃度不純物層の上部にソース電極、
該第二の高濃度不純物層の上部にドレイン電極を形成し
た電界効果型トランジスタにおいて、 該第一及び第二の高濃度不純物層は該能動層と直接積層
されており、該第一の高濃度不純物層のゲート側の側面
傾斜角は該第二高濃度不純物層のゲート側の側面傾斜角
より小であり、該第一及び第二の高濃度不純物層のゲー
ト側の側面には絶縁物から成る側壁を設けて該ゲート電
極は該側壁に対し自己整合的に設けたことを特徴とする
電界効果型トランジスタ。 ２、化合物半導体基板表面に形成した一導電型を有する
半導体からなる能動層と、該能動層に対し電界を印加す
るために該能動層の上部に形成したゲート電極と、該ゲ
ート電極の両側に形成された第一及び第二の高濃度不純
物層と、該第一の高濃度不純物層の上部にソース電極、
該第二の高濃度不純物層の上部にドレイン電極を形成し
た電界効果型トランジスタにおいて、 該第一及び第二の高濃度不純物層は該能動層と直接積層
されており、該第二の高濃度不純物層のゲート側の側面
に絶縁物からなる第一の側壁を設け、該第二の高濃度不
純物層のゲート側の側面に絶縁物からなる第二の側壁を
設け、該第二の側壁の厚さが該第一の側壁の厚さより厚
く形成されたことを特徴とする電界効果型トランジスタ
。 ３、請求項第１又は第２記載において、該化合物半導体
基板が（１００）面から［０１１］方向を軸として５゜
ないし３５゜傾けた面方位をもつＧａＡｓウェハであり
、該第一及び第二の高濃度不純物層のゲート側の側面が
｛１１１｝Ｂ面であることを特徴とする電界効果型トラ
ンジスタ。 ４、請求項第１又は第２記載において、該化合物半導体
基板が面方位として｛４１１｝Ｂ面または｛３１１｝Ｂ
面を有するＧａＡｓウェハであり、該第一及び第二の高
濃度不純物層のゲート側の側面が｛１１１｝Ｂ面である
ことを特徴とする電界効果型トランジスタ。５、請求項
第１又は第２記載において、該能動層がＩｎＧａＡｓ半
導体から成ることを特徴とする電界効果型トランジスタ
。 ６、化合物半導体基板が（１００）面から［０１１］方
向を軸として５゜ないし３５゜傾けた面方位あるいは｛
４１１｝Ｂ面または｛３１１｝Ｂ面をもつ化合物半導体
基板上に能動層を形成し、上記能動層上にソース、ドレ
イン領域をマスクを介して選択的に高濃度不純物層を成
長し、次に、上記マスクを除去して全面に絶縁膜被着し
た後垂直方向からドライエッチングを行なって、高濃度
不純物層の側面に絶縁膜を残置すると共にゲート開口部
を形成し、上記開口部に自己整合的にゲート電極を設け
ることを特徴とする電界効果型トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18431490A JPH0472635A (ja) | 1990-07-13 | 1990-07-13 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18431490A JPH0472635A (ja) | 1990-07-13 | 1990-07-13 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472635A true JPH0472635A (ja) | 1992-03-06 |
Family
ID=16151172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18431490A Pending JPH0472635A (ja) | 1990-07-13 | 1990-07-13 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-13 JP JP18431490A patent/JPH0472635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
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