JP3505884B2

JP3505884B2 - 電界効果トランジスタ及びその製造方法

Info

Publication number: JP3505884B2
Application number: JP26932195A
Authority: JP
Inventors: 隆志田口; 輝昭小原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1995-09-21
Filing date: 1995-09-21
Publication date: 2004-03-15
Anticipated expiration: 2015-09-21
Also published as: JPH0992816A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波増幅素子や
高速スイッチ素子等に用いられる電界効果トランジスタ
（Field Effect Transistor:以下ＦＥＴと記す）に関す
る。

【０００２】

【従来の技術】近年の電波需要の増大に伴い、シリコン
トランジスタより高周波で動作する化合物半導体ＦＥ
Ｔ、例えば、ＧａＡｓ系ＭＥＳＦＥＴ(metal semicondu
ctor FET) や高電子移動度トランジスタ（High Electro
n Mobility Transistor:以下ＨＥＭＴと記す）と呼ばれ
るＦＥＴの需要が増大している。また、より高い周波数
であるミリ波帯に対応するために、ＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓという新しい構造を用いたＨＥＭＴの開発が進
められている。このＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴ２００の構造を図９に示す。ＩｎＰから成る基板１
上に、ＩｎＡｌＡｓから成るバッファ層２（膜厚１００
ｎｍ）、ＩｎＧａＡｓから成るチャネル層３（膜厚１５
ｎｍ）、ＩｎＡｌＡｓから成るスペーサ層４（膜厚５ｎ
ｍ）、１×１０¹⁹ｃｍ^-3のキャリア濃度にドープされた
ｎ型のＩｎＡｌＡｓから成るドープ層５（膜厚１０ｎ
ｍ）、ＩｎＡｌＡｓから成るゲートコンタクト層６（膜
厚１０ｎｍ）、１×１０¹⁹ｃｍ^-3のキャリア濃度にドー
プされたｎ型のＩｎＧａＡｓから成るキャップ層７（膜
厚２０ｎｍ）が順次積層されている。ここで、ｎ型とし
ていない層はアンドープ層である。また、Ｉｎの組成比
は、ＩｎＡｌＡｓ層で0.52、ＩｎＧａＡｓ層で0.53であ
る。そしてゲート電極８を設ける部分のみキャップ層７
のリセスエッチングを行ってリセス部７ａを設け、露出
したゲートコンタクト層６上にＴ型断面形状のゲート電
極８が形成されている。また、キャップ層７上にはソー
ス電極９及びドレイン電極１０が形成されている。

【０００３】ゲートコンタクト層６上にキャップ層７を
形成した目的は、ゲートコンタクト層６の酸化防止、並
びにソース電極９及びドレイン電極１０からゲート電極
８近傍までの横方向抵抗を低減させ、素子性能を向上さ
せることにある。従って、かなり高濃度のドープがなさ
れているため、ショットキー特性を必要とするゲート電
極８を形成するには、キャップ層７を除去した後にゲー
ト電極８を形成する必要があった。図９ではＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ系ＨＥＭＴ２００の構造を示したが、
ＧａＡｓＭＥＳＦＥＴや従来のＡｌＧａＡｓ／ＧａＡｓ
系ＨＥＭＴにおいても同様な主旨で高濃度ドープｎ型キ
ャップ層が設けられ、これをリセスエッチングにより除
去した後にゲート電極を形成する必要があった。

【０００４】

【発明が解決しようとする課題】しかしながら上記開示
技術では、このキャップ層７を除去するために、ゲート
コンタクト層６が露出した状態でエッチングを停止する
必要がある。ゲートコンタクト層６の膜厚が１０ｎｍ程
度であるから、このエッチングはかなり高精度な制御が
必要となる。キャップ層７が残った状態、或いはドープ
層５が露出した状態ではゲート電極８がショットキー特
性を示さず、ＦＥＴ動作しない。また、ゲート電極８か
らチャネル層３までの距離、即ちエッチングの残り厚さ
が変わると特性が変化してしまうため、特性の安定した
デバイスを得るためには１ｎｍ程度の精度でエッチング
制御を行なう必要がある。このため材料の違い（図９で
はＩｎＧａＡｓとＩｎＡｌＡｓ）によるエッチング速度
の差を利用してエッチング精度を向上させようとする試
みが成されている。そのエッチング条件については、例
えばJ.Electrochem.Soc.,Vol 139,pp831-835(1992)に詳
しく記載されている。実験の結果、ＩｎＧａＡｓとＩｎ
ＡｌＡｓとのエッチング速度差は条件により20:1程度が
得られる。しかしこれにおいても特性のばらつきは存在
し、なによりエッチングの初期の表面状態（汚れ等）に
依存するため、大きくエッチング量が変動する可能性が
ある。

【０００５】従って、本発明の目的は、上記課題に鑑
み、ゲート電極形成のためのエッチング工程を省略し、
素子特性のばらつきを低減させると共に、横方向の抵抗
を低減させ、ゲート耐圧が向上したＦＥＴを提供するこ
とである。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に請求項１に記載の手段を採用することができる。この
手段によると、基板上にｐ型の第一のＩｎＧａＡｓ層、
不純物が添加されていない第二のＩｎＧａＡｓ層から成
るチャネル層、ｎ型のＩｎＡｌＡｓ層、不純物が添加さ
れていない、もしくはｎ型の第三のＩｎＧａＡｓ層から
成るキャップ層が順次積層され、第三のＩｎＧａＡｓ層
から成るキャップ層上に絶縁膜を介してゲート電極が形
成され、その両側にソース及びドレイン電極が形成され
る。ソース及びドレイン電極の下部では第一、第二、及
び第三のＩｎＧａＡｓ層並びにｎ型のＩｎＡｌＡｓ層内
にｎ型の不純物が導入されている。このような構成とす
ることにより、ゲート電極の形成のために従来のように
エッチングを行なってリセス部を形成する必要がないた
めに、エッチングを行なうことによって生じる素子特性
のばらつきが低減したＨＥＭＴを実現できる。また、従
来は第三のＩｎＧａＡｓ層から成るキャップ層に対して
エッチングを行なう必要があったために、その膜厚に制
限があったが、本発明ではｐ型の第一のＩｎＧａＡｓ層
のうちのｎ型不純物が導入された部分が抵抗低減効果を
担い、この層には膜厚の制限がないため、横方向の抵抗
を低減させることができる。

【０００７】また、第三のＩｎＧａＡｓ層から成るキ
ャップ層上に絶縁膜を介してゲート電極を形成している
ためにＭＩＳ(Metal Insulator Semiconductor) 構造と
することができ、ゲート耐圧を向上させることができ
る。また、ｎ型のＩｎＡｌＡｓ層を有することで、素子
特性の優れたＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴ
を実現できる。また、ＩｎＧａＡｓは電子移動度が高
く、低抵抗であるために、ｐ型の第一のＩｎＧａＡｓ層
の膜厚を大きくすることにより横方向の抵抗を低減する
ことができる。また、第三のＩｎＧａＡｓ層から成るキ
ャップ層のＩｎの組成比を大きくすることによりオーミ
ック電極の接触抵抗を低減させることができる。また、
請求項３の構成により、バリア層が、チャネル層に形成
される２次元電子ガスの閉じ込め性を良くするためのエ
ネルギー障壁層となり、これによりゲート長を短くした
ときに発生するショートチャネル効果を低減し、素子特
性の向上を図ることができる。また、請求項４の構成に
より、スペーサ層がチャネル層中の電子の走行速度を向
上させる。

【０００８】請求項５に記載の手段を採用すること
で、エッチングを行なわずにゲート電極を第三のＩｎＧ
ａＡｓ層上に形成することができ、素子特性の優れたＭ
ＩＳ構造のＨＥＭＴを製造することができると共に、ｎ
型の不純物導入時にマスクとして用いた絶縁膜を除去す
る必要がなく、より簡易な製造工程とすることができ
る。

【０００９】

【発明の実施の形態】

（第一実施例）以下、本発明を具体的な実施例に基づい
て説明する。図１は、ＨＥＭＴ１００（電界効果トラン
ジスタに相当）の構成を示した模式的構造図である。Ｉ
ｎＰから成る基板１上に、ＩｎＡｌＡｓから成るバッフ
ァ層２１、１×１０¹⁶ｃｍ^-3程度のキャリア濃度にライ
トドープされたｐ型のＩｎＧａＡｓ層２２（第一の半導
体層に相当）、ＩｎＡｌＡｓから成るバリア層２３、Ｉ
ｎＧａＡｓから成るチャネル層３（第二の半導体層に相
当）、ＩｎＡｌＡｓから成るスペーサ層４、１×１０¹⁹
ｃｍ^-3程度のキャリア濃度にドープされたｎ型のＩｎＡ
ｌＡｓから成るドープ層５（ｎ型のＩｎＡｌＡｓから成
る半導体層に相当）、Ｉｎ組成比が0.8 の１×１０¹⁹ｃ
ｍ^-3程度のキャリア濃度にドープされたｎ型のＩｎＧａ
Ａｓから成るキャップ層１１（第三の半導体層に相当）
が順次積層形成されている。キャップ層１１上には、開
口部１２ａを有し、ＳｉＮから成る絶縁膜１２が形成さ
れている。その開口部１２ａを介してキャップ層１１上
にソース電極９及びドレイン電極１０が形成され、絶縁
膜１２上にゲート電極８が形成されている。図中の領域
Ａ（ｎ型の不純物の導入領域に相当）はｎ型不純物を導
入した領域である。このようにしてＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ系ＨＥＭＴ１００が構成されている。

【００１０】図中の領域Ａは、絶縁膜１２をマスクとし
てｎ型の不純物が導入された領域である。領域Ａに導入
されるｎ型不純物の導入量としては、最低限ライトドー
プされたｐ型のＩｎＧａＡｓ層２２がｎ型に反転するだ
けは必要である。実際には、ＩｎＧａＡｓ層２２のｎ型
濃度が高い方が横方向抵抗の低減には有利なので、Ｉｎ
ＧａＡｓ層２２のｎ型不純物濃度が１０¹⁸ｃｍ^-3〜１０
¹⁹ｃｍ^-3程度になるように不純物を導入することが望ま
しい。尚、上記構成のなかで、ｎ型としていない層はア
ンドープ層である。また、特に記載しないＩｎ組成は、
ＩｎＡｌＡｓ層で0.52、ＩｎＧａＡｓ層で0.53である。

【００１１】次に、図２に基づいてＨＥＭＴ１００の製
造方法を説明する。図２はＨＥＭＴ１００の製造方法を
示した模式的構造図である。まず、分子線結晶成長（Mo
lecular Beam Epitaxy: 以下ＭＢＥと記す）装置内で、
基板１上に、バッファ層２１を膜厚１００ｎｍ、ＩｎＧ
ａＡｓ層２２を膜厚５０ｎｍ、バリア層２３を膜厚１０
ｎｍ、チャネル層３を膜厚１５ｎｍ、スペーサ層４を膜
厚５ｎｍ、ドープ層５を膜厚１０ｎｍ、キャップ層１１
を膜厚５ｎｍ順次結晶成長させる（図２（ａ）参照）。
このとき他の結晶成長方法で上記各層を形成してもよ
く、また各層の膜厚も上記に限定されるものではない。
続いて、図２（ａ）に示される基板をＭＢＥ装置から取
り出し、キャップ層１１上の全面に絶縁膜１２を膜厚１
０ｎｍ形成し、ゲート電極８を形成する部分のみを残し
て絶縁膜１２を除去し、開口部１２ａを形成する。次の
工程の不純物導入時に、マスクとして膜厚１０ｎｍの絶
縁膜１２が不十分の場合は、絶縁膜１２上にＳｉＯ₂層
１３を形成する（図２（ｂ）参照）。

【００１２】そして、この絶縁膜１２及びＳｉＯ₂層１
３をマスクとしてイオン注入或いは導入によりｎ型不純
物を導入し、ｎ型不純物の導入領域Ａを形成する（図２
（ｃ）参照）。このときイオン注入を行なった場合に
は、ラピッドサーマルアニール等で活性化処理を行なう
必要がある。この後、リフトオフ法によりソース電極９
及びドレイン電極１０を、キャップ層１１の領域Ａ上に
形成し、アロイ化処理を行なう（図２（ｄ）参照）。半
導体及びＳｉＮから成る絶縁膜１２はフッ酸にほとんど
溶解しないため、フッ酸を用いてＳｉＯ₂層１３のみを
除去する。そして、通常のゲート電極形成方法を用いて
Ｔ型断面形状のゲート電極８を絶縁膜１２上に形成す
る。このようにしてＨＥＭＴ１００が製造される（図２
（ｅ）参照）。

【００１３】上記構成から成るＨＥＭＴ１００の従来構
造と異なる部分の作用について以下に説明する。本実施
例において新たに設けた層は、ｐ型のＩｎＧａＡｓ層２
２、バリア層２３、キャップ層１１、絶縁膜１２であ
る。ｐ型のＩｎＧａＡｓ層２２は、ｎ型の不純物を導入
した時に絶縁膜１２の下部、即ちゲート電極８の下部の
部分を除いてｎ型に反転する。この層２２はＩｎＧａＡ
ｓから成るため、電子の移動度が高く、低抵抗である。
しかし、ソース電極９とドレイン電極１０との間のこの
ＩｎＧａＡｓ層２２の極性はｎ／ｐ／ｎとなるために、
ソース電極９−ドレイン電極１０間でＩｎＧａＡｓ層２
２に電流が流れることはない。これはＨＥＭＴ１００の
ピンチオフ特性を得る上で重要なことである。

【００１４】この場合の電流経路を図３に示す。電流は
領域Ａでは抵抗の低いｎ型のＩｎＧａＡｓ層２２及びチ
ャネル層３を流れ、ゲート電極８下ではチャネル層３の
みを流れる。従来、ｎ型のキャップ層を表面に設ける場
合には、エッチングを行なう必要性からその膜厚に制限
があり、２０〜３０ｎｍが限界であった。本実施例では
下層のＩｎＧａＡｓ層２２が横方向抵抗の低減を担って
おり、この層の膜厚には制限がないため膜厚を厚くする
ことによって横方向の抵抗を低減させることが可能であ
る。

【００１５】バリア層２３は、チャネル層３に形成され
る２次元電子ガスの閉じ込め性を良くするためのエネル
ギー障壁層であり、これによりゲート長を短くしたとき
に発生するショートチャネル効果を低減し、素子特性の
向上を図ることができる。キャップ層１１は、その下層
のドープ層５の酸化を防止すると共に、ソース電極９及
びドレイン電極１０の接触抵抗を低減する作用を有して
いる。この接触抵抗低減の効果は、キャップ層１１のＩ
ｎ組成が大きい方が効果的であるが、特にこの値（ここ
ではＩｎ組成0.8 ）に特定されるものではない。また、
ｐ型にライトドープされたＩｎＧａＡｓ層２２のキャリ
ア濃度を１×１０¹⁶ｃｍ^-3程度としたが、この値に限定
されるものではない。

【００１６】絶縁膜１２は、不純物導入のマスクとして
の役割と、ゲート耐圧を高くするためのＭＩＳ構造とし
ての役割を有している。しかし、この絶縁膜１２が厚す
ぎるとゲート電極８とチャネル層３との距離が大きくな
って性能が低下するので、その膜厚は１０ｎｍ程度が望
ましい。

【００１７】本実施例の構造によって、ゲート電極８下
の半導体エッチング工程が無くなり、精密なエッチング
制御が不要となる。また、ゲート電極８とチャネル層３
との距離は、積層時のスペーサ層４、ドープ層５及びキ
ャップ層１１の膜厚のみによって決まるが、これら各層
は精度よく形成することができるため、ゲート電極８と
チャネル層３との距離の制御性が優れ、素子特性のばら
つきを低減することができる。さらに従来構造からエッ
チング工程のみを無くした場合に発生する横方向の抵抗
増加を防止する積層構造であるため、横方向の抵抗を同
一にもしくは低減することが可能であり、素子特性を同
一にもしくは向上させることもできる。

【００１８】（第二実施例）本発明に係わる第二実施例
を図４に基づいて以下に説明する。図４はＨＥＭＴ１０
１の構成を示した模式的構造図であり、ドープ層５以下
の層は第一実施例と同一の構成である。ドープ層５上に
はアンドープまたは１×１０¹⁷ｃｍ^-3程度のキャリア濃
度にドープされたｎ型のＧａＡｓから成るキャップ層１
１０（膜厚３ｎｍ）が形成されている。ＧａＡｓとＩｎ
ＡｌＡｓとの格子不整合は3.7%程度あるが、臨界膜厚以
内であれば転位のない良好な結晶成長が可能である。エ
ネルギーバランスモデルによれば、臨界膜厚は４．５ｎ
ｍ程度であり、本実施例のように膜厚３ｎｍでは欠陥の
ないＧａＡｓが得られる。また、第一実施例とは異な
り、本実施例ではゲート電極８下の絶縁膜は設けず、キ
ャップ層１１０上にソース電極９、ドレイン電極１０及
びゲート電極８が形成されている。このような構成のＨ
ＥＭＴ１０１の製造工程において、キャップ層１１０上
のゲート電極８を形成する部分に絶縁膜を形成し、この
絶縁膜をマスクとして不純物を導入することによりｎ型
不純物の導入領域Ａを形成する。そして絶縁膜を除去し
た後にｎ型不純物の導入領域Ａ上にソース電極９及びド
レイン電極１０を形成し、不純物が導入されていない領
域上にゲート電極８を形成する。本実施例ではＧａＡｓ
から成るキャップ層１１０を設けているため、キャップ
層１１０上の不純物が導入されていない領域上に直接ゲ
ート電極８を形成しても、ショットキー特性が得られ、
第一実施例と同様の効果を得ることができる。

【００１９】（第三実施例）次に、本発明に係わる第三
実施例を図５に基づいて説明する。図５はＨＥＭＴ１０
２の構成を示した模式的構造図であり、本実施例では、
第二実施例におけるアンドープまたは１×１０¹⁷ｃｍ^-3
程度のキャリア濃度にドープされたｎ型のＧａＡｓから
成るキャップ層１１０（膜厚３ｎｍ）を、アンドープの
ＩｎＧａＡｓから成るキャップ層２１０（膜厚５ｎｍ）
に変えた以外は、第二実施例と同様の構成である。この
ような構成とすることにより、キャップ層２１０の不純
物が導入されていない領域上にゲート電極８をショット
キー接触して形成でき、第一実施例と同様の効果を得る
ことができる。

【００２０】（第四実施例）さらに、本発明に係わる第
四実施例を図６に基づいて説明する。図６はＡｌＧａＡ
ｓ／ＧａＡｓ系ＨＥＭＴ１０３の構成を示した模式的構
造図である。半絶縁性のＧａＡｓから成る基板７０上
に、１×１０¹⁶ｃｍ^-3程度のキャリア濃度にライトドー
プされたｐ型のＧａＡｓ層７１（膜厚５０ｎｍ）、アン
ドープのＧａＡｓから成るチャネル層７２（膜厚５０ｎ
ｍ）、アンドープのＡｌＧａＡｓから成るスペーサ層７
３（膜厚５ｎｍ）、２×１０¹⁸ｃｍ^-3程度のキャリア濃
度にドープされたｎ型のＡｌＧａＡｓから成るドープ層
７４（ｎ型のＡｌＧａＡｓから成る半導体層に相当：膜
厚３０ｎｍ）、アンドープまたは１×１０¹⁷ｃｍ^-3程度
のキャリア濃度にドープされたｎ型のＧａＡｓから成る
キャップ層７５（膜厚５ｎｍ）が順次積層されている。
ここで、スペーサ層７３及びドープ層７４におけるＡｌ
の組成比は共に0.3 である。このような構成とすること
により、キャップ層７５の不純物が導入されていない領
域上にゲート電極８をショットキー接触して形成でき、
第一実施例と同様の効果を得ることができる。

【００２１】（第五実施例）本発明に係わる第五実施例
を図７に基づいて説明する。図７はＡｌＧａＡｓ／Ｉｎ
ＧａＡｓ系ＨＥＭＴ１０４の構成を示した模式的構造図
である。半絶縁性のＧａＡｓから成る基板８０上に、１
×１０¹⁶ｃｍ^-3程度のキャリア濃度にライトドープされ
たｐ型のＧａＡｓ層８１（膜厚５０ｎｍ）、アンドープ
のＧａＡｓ層８２（膜厚５０ｎｍ）、アンドープのＩｎ
ＧａＡｓから成るチャネル層８３（膜厚２０ｎｍ）、ア
ンドープのＡｌＧａＡｓから成るスペーサ層８４（膜厚
５ｎｍ）、２×１０¹⁸ｃｍ^-3程度のキャリア濃度にドー
プされたｎ型のＡｌＧａＡｓから成るドープ層８５（ｎ
型のＡｌＧａＡｓから成る半導体層に相当：膜厚３０ｎ
ｍ）、アンドープまたは１×１０¹⁷ｃｍ^-3程度のキャリ
ア濃度にドープされたｎ型のＧａＡｓから成るキャップ
層８６（膜厚５ｎｍ）が順次積層されている。ここで、
スペーサ層８４及びドープ層８５におけるＡｌの組成比
は0.15であり、チャネル層８３のＩｎの組成比も0.15で
ある。このような構成とすることにより、キャップ層８
６の不純物が導入されていない領域上にゲート電極８を
ショットキー接触して形成でき、第一実施例と同様の効
果を得ることができる。

【００２２】（第六実施例）本発明に係わる第六実施例
を図８に基づいて説明する。図８はＧａＡｓ系ＭＥＳＦ
ＥＴ１０５の構成を示した模式的構造図である。半絶縁
性のＧａＡｓから成る基板９０上に、１×１０¹⁶ｃｍ^-3
程度のキャリア濃度にライトドープされたｐ型のＧａＡ
ｓ層９１（膜厚１００ｎｍ）、アンドープのＧａＡｓ層
９２（膜厚５０ｎｍ）、４×１０¹⁷ｃｍ^-3程度のキャリ
ア濃度にドープされたｎ型のＧａＡｓから成るチャネル
層９３（膜厚２００ｎｍ）が順次積層されている。この
ような構成とすることにより、チャネル層９３の不純物
が導入されていない領域上にゲート電極８をショットキ
ー接触して形成でき、第一実施例と同様の効果を得るこ
とができる。

【００２３】尚、上記の第一実施例〜第三実施例では、
基板上にバッファ層を設けた構成としたが、バッファ層
はチャネル層の結晶性を向上させるために設けた層であ
り、必要に応じてバッファ層を設けない構成としてもよ
い。また、第一実施例〜第五実施例において、チャネル
層上にスペーサ層を設けた構成としたが、スペーサ層は
チャネル層中の電子の走行速度を向上させるために設け
た層であり、必要に応じてスペーサ層を設けない構成と
してもよい。

【００２４】上記に示されるように、本発明によれば、
チャネル層の基板側にｐ型の半導体層を配し、ソース及
びドレイン電極が形成される領域を含む開口部を有した
絶縁膜をキャップ層上に形成し、その開口部からｎ型の
不純物を導入して、ｐ型の半導体層からキャップ層にか
けてｎ型不純物の導入領域を形成し、開口部を介してキ
ャップ層上にソース及びドレイン電極を形成し、絶縁膜
上にゲート電極を形成することにより、エッチングを行
わずにゲート電極を形成できるため、素子特性の優れた
電界効果トランジスタを実現できる。

【図面の簡単な説明】

【図１】本発明に係わる第一実施例の構成を示した模式
的構造図。

【図２】本発明に係わる第一実施例の製造方法を示した
模式図。

【図３】本発明に係わる第一実施例における電流経路を
示した模式的構造図。

【図４】本発明に係わる第二実施例の構成を示した模式
的構造図。

【図５】本発明に係わる第三実施例の構成を示した模式
的構造図。

【図６】本発明に係わる第四実施例の構成を示した模式
的構造図。

【図７】本発明に係わる第五実施例の構成を示した模式
的構造図。

【図８】本発明に係わる第六実施例の構成を示した模式
的構造図。

【図９】従来のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ
の構成を示した模式的構造図。

【符号の説明】

１ＩｎＰ基板３アンドープＩｎＧａＡｓチャネル層４アンドープＩｎＡｌＡｓスペーサ層５ｎ型ＩｎＡｌＡｓドープ層８ゲート電極９ソース電極１０ドレイン電極１１ｎ型ＩｎＧａＡｓキャップ層１２絶縁膜２１アンドープＩｎＡｌＡｓバッファ層２２ｐ型ＩｎＧａＡｓ層２３アンドープＩｎＡｌＡｓバリア層１００ＨＥＭＴＡｎ型不純物導入領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−251474（ＪＰ，Ａ) 特開平７−131056（ＪＰ，Ａ) 特開平６−209019（ＪＰ，Ａ) 特開平５−226374（ＪＰ，Ａ) 特開平４−61129（ＪＰ，Ａ) 特開昭62−274783（ＪＰ，Ａ) 特開昭61−174675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/80 - 29/812

Claims

(57)【特許請求の範囲】

【請求項１】基板と、前記基板上に形成されたｐ型の第一のＩｎＧａＡｓ層
と、前記第一のＩｎＧａＡｓ層上に形成され、不純物が添加
されていない第二のＩｎＧａＡｓ層から成るチャネル層
と、前記第二のＩｎＧａＡｓ層上に形成され、不純物が添加
されていない、もしくはｎ型の第三のＩｎＧａＡｓ層か
ら成るキャップ層と、前記第二のＩｎＧａＡｓ層から成るチャネル層と前記第
三のＩｎＧａＡｓ層から成るキャップ層との間に配され
たｎ型のＩｎＡｌＡｓ層と、前記第三のＩｎＧａＡｓ層から成るキャップ層上に形成
されたソース電極、及びドレイン電極と、前記第三のＩｎＧａＡｓ層から成るキャップ層上に絶縁
膜を介して、前記ソース電極と前記ドレイン電極との間
に形成され、電圧が印加されることで前記ソース電極及
び前記ドレイン電極に流れる電流を制御するゲート電極
と、前記ソース電極及び前記ドレイン電極の下部における前
記第一、第二、及び第三のＩｎＧａＡｓ層並びに前記ｎ
型のＩｎＡｌＡｓ層内に形成されたｎ型の不純物の導入
領域とを備えたことを特徴とする電界効果トランジス
タ。
【請求項２】前記ｎ型のＩｎＡｌＡｓ層のＩｎ組成は 0.
52 であることを特徴とする請求項１に記載の電界効果ト
ランジスタ。
【請求項３】前記第一のＩｎＧａＡｓ層と前記第二のＩ
ｎＧａＡｓ層から成るチャネル層との間に配されたアン
ドープのＩｎＡｌＡｓから成るバリア層を有することを
特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】前記第二のＩｎＧａＡｓ層から成るチャネ
ル層と前記ｎ型のＩｎＡｌＡｓ層との間に配されたアン
ドープのＩｎＡｌＡｓから成るスペーサ層を有すること
を特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】基板上に、ｐ型の第一のＩｎＧａＡｓ層を
形成する工程と、前記第一のＩｎＧａＡｓ層上に、不純物が添加されてい
ない第二のＩｎＧａＡｓ層を形成する工程と、前記第二のＩｎＧａＡｓ層上に、ｎ型のＩｎＡｌＡｓ層
を形成する工程と、前記ｎ型のＩｎＡｌＡｓ層上に、不純物が添加されてい
ない、もしくはｎ型の第三のＩｎＧａＡｓ層を形成する
工程と、前記第三のＩｎＧａＡｓ層上に、ソース電極とドレイン
電極が形成される部分を含む所定部分に開口部を有した
絶縁膜を形成する工程と、前記開口部を通して前記第一、第二、第三のＩｎＧａＡ
ｓ層並びに前記ｎ型のＩｎＡｌＡｓ層内にｎ型の不純物
を導入する工程と、ゲート電極を前記絶縁膜上に形成する工程と、前記ソース電極及び前記ドレイン電極を前記開口部を介
して前記第三のＩｎＧａＡｓ層上に形成する工程とを備
えたことを特徴とする電界効果トランジスタの製造方
法。
【請求項６】前記ｎ型のＩｎＡｌＡｓ層のＩｎ組成を 0.
52 とすることを特徴とする請求項５に記載の電界効果ト
ランジスタ。