JPH0951092A

JPH0951092A - 電界効果トランジスタ

Info

Publication number: JPH0951092A
Application number: JP22576795A
Authority: JP
Inventors: Kazuoki Matsugaya; 松ヶ谷　　和沖; Takashi Taguchi; 隆志田口
Original assignee: Denso Corp; Research Development Corp of Japan
Current assignee: Japan Science and Technology Agency; Denso Corp
Priority date: 1995-08-09
Filing date: 1995-08-09
Publication date: 1997-02-18
Anticipated expiration: 2015-08-09
Also published as: JP3434624B2

Abstract

(57)【要約】【課題】高電子移動度トランジスタ（ＨＥＭＴ）の特性
を安定させ、耐圧を向上させること。【解決手段】半絶縁性のInP 基板1 上に, ノンドープの
InAlAs( In組成52%)から成るバッファ層2(膜厚100nm),
ノンドープのInGaAs( In組成80%)から成るチャネル層3
(膜厚20nm),ノンドープのInAlAs( In組成52%)から成る
スペーサ層4(膜厚5nm),Si ドープのn 型のInAlAs( In組
成52%)から成るドープ層5(膜厚10nm),ノンドープのInAl
As( In組成52%)から成るショットキー層6(膜厚5nm), ノ
ンドープのInGaAs( In組成53%)から成るキャップ層7(膜
厚2nm)が順次積層されている。キャップ層7 上には,AuG
e/Ni/Au から成るソース電極9 及びドレイン電極10が合
金化処理によりオーミック接触して形成され,Ti/Pt/Au
から成るゲート電極11がショットキー接触して形成され
てHEMT100 が構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特に、マイクロ波やミリ波の超高周波数帯
域において作動する高電子移動度トランジスタ（High E
lectron MobilityTransistor:以下ＨＥＭＴと記す）に
関する。

【０００２】

【従来の技術】高周波帯域での電波の利用やコンピュー
タの高速演算化などの実現のために、動作速度の速いト
ランジスタが注目されている。ＨＥＭＴは超高速素子の
１つであり、信号の担い手である電子を供給する層（ド
ープ層）と、供給された電子が走行する層（チャネル
層）とが組み合わされた積層構造を成している。ＨＥＭ
Ｔの性能を決める要因の１つにチャネル層の材質があ
る。チャネル層は、従来はＧａＡｓが主流であったが、
最近ＧａＡｓよりも高速に電子を伝達することができる
ＩｎＧａＡｓが注目されている。特に、ＩｎＧａＡｓは
Ｉｎx Ｇａ1-x Ａｓと表現したときの xが大きくなるほ
ど、即ち、Ｉｎの組成が高くなるほど電子移動度が高く
なり、電子の伝達速度が高まるため、近年ではＩｎ組成
を５３％に設定したＩｎ_0.53Ｇａ_0.47Ａｓを用い、この
Ｉｎ_0.53Ｇａ_0.47Ａｓと等しい格子定数を持つＩｎＰ基
板を用いたＨＥＭＴが作製されている。また、Ｉｎ組成
をさらに高くしたＨＥＭＴの作製も試みられている。Ｉ
ｎＧａＡｓから成るチャネル層に組み合わせるドープ層
には、ＩｎＡｌＡｓを用いるのが一般的である。ところ
が、ＩｎＡｌＡｓ上にゲート電極を形成した場合には、
特に逆方向に電圧を加えた場合の耐圧が低いことが問題
であり、これを解決するために、例えば、ゲート電極直
下にノンドープのＩｎＧａＡｓを配置する構造のものが
知られている（特開平４−１５９７３０号公報）。

【０００３】特開平４−１５９７３０号公報に開示され
ている技術の断面構造図を図４に示す。ＩｎＰから成る
基板３１１上に、ＩｎＡｌＡｓから成るバッファ層３０
２（膜厚５００ｎｍ）、ＩｎＧａＡｓから成るチャネル
層３０３（膜厚２０ｎｍ）、ＩｎＡｌＡｓから成るスペ
ーサ層３０４（膜厚２ｎｍ）、ｎ型のＩｎＡｌＡｓから
成るドープ層３０５（膜厚１０ｎｍ）、ＩｎＡｌＡｓか
ら成るバリア３０６（膜厚１５ｎｍ）、ＩｎＧａＡｓか
ら成るショットキー層３０７（膜厚１０ｎｍ）、ｎ型の
ＩｎＧａＡｓから成るコンタクト層３０８（膜厚１０ｎ
ｍ）が順次積層形成され、タンタクト層３０８上にソー
ス電極３０９及びドレイン電極３１０が形成されてい
る。そして、ソース電極３０９とドレイン電極３１０と
の間の部分において、リセスエッチングにより露出され
たショットキー層３０７上にゲート電極３１１が形成さ
れて、ＨＥＭＴ３００を構成している。尚、上記説明の
中で、特にｎ型と表記していない層はノンドープの半導
体層である。このような構成とすることにより、ノンド
ープのＩｎＧａＡｓを介してゲート電極３１１が形成さ
れるため、直接ＩｎＡｌＡｓに電極を形成する場合に比
べ、逆方向の耐圧を高くすることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記開
示技術では、ソース電極３０９とドレイン電極３１０と
の間の部分において、コンタクト層３０８を除去し、膜
厚１０ｎｍのショットキー層３０７の途中（深さ約５ｎ
ｍ）でエッチングを停止する必要があり、極めて高精度
のエッチング技術が必要となる。エッチング深さのばら
つきは、ＨＥＭＴ３００の閾値電圧の変動や、最適バイ
アス条件のシフトなどの原因となり、素子特性がばらつ
くという問題がある。さらに、ゲート電極３１１がショ
ットキー層３０７上に形成されているために、ゲート電
極３１１とショットキー層３０７との接触部からわずか
５ｎｍ上部にはコンタクト層３０８が位置しており、エ
ッチングが不均一であると、リセスエッチングの溝の幅
が局所的に狭くなり、ゲート電極３１１の側面とコンタ
クト層３０８とが接近して、耐圧が低下する可能性もあ
る。

【０００５】従って、本発明の目的は、上記課題に鑑
み、オーミック接合が必要なソース電極及びドレイン電
極をｎ型のコンタクト層上に形成し、ショットキー接合
の必要なゲート電極をノンドープのショットキー層上に
形成した従来の技術とは異なり、オーミック接合及びシ
ョットキー接合のいずれの接合にも適した半導体層を選
定し、リセスエッチングを行わずに、その半導体層上に
ソース電極、ドレイン電極及びゲート電極を直接形成す
ることにより、特性のばらつきがなく、耐圧が向上し、
高速、高周波動作が可能なＨＥＭＴを提供することであ
る。

【０００６】

【課題を解決するための手段】上記の課題を解決するた
め、本発明の構成は、少なくとも基板上に、不純物が添
加されていない第一の半導体層と、少なくとも一部分に
不純物が添加された第二の半導体層と、不純物が添加さ
れていない第三の半導体層とが積層された電界効果トラ
ンジスタであって、第三の半導体層上に、ソース電極、
ドレイン電極及びゲート電極が直接形成されたという技
術的手段を採用するものである。

【０００７】また、第二の発明の構成は、基板は半絶縁
性のＩｎＰから成り、第一の半導体層はＩｎＧａＡｓか
ら成り、第二の半導体層はｎ型のＩｎＡｌＡｓから成
り、第三の半導体層はＩｎＧａＡｓから成るという技術
的手段を採用するものである。

【０００８】第三の発明の構成は、第三の半導体層の膜
厚は、ソース電極、ドレイン電極及びゲート電極のそれ
ぞれの直下において等しいという技術的手段を採用する
ものである。

【０００９】第四の発明の構成は、ソース電極及びドレ
イン電極は、合金化処理により積層された半導体層内に
拡散するように形成されたという技術的手段を採用する
ものである。

【００１０】第五の発明の構成は、ソース電極及びドレ
イン電極はＡｕＧｅ／Ｎｉ／Ａｕから成り、ゲート電極
はＴｉ／Ｐｔ／Ａｕから成るという技術的手段を採用す
るものである。

【００１１】第六の発明の構成は、ソース電極及びドレ
イン電極の直下に、ｎ型の不純物がイオン注入されたと
いう技術的手段を採用するものである。

【００１２】第七の発明の構成は、ソース電極、ドレイ
ン電極及びゲート電極は、同一の材料で構成されたとい
う技術的手段を採用するものである。

【００１３】第八の発明の構成は、ソース電極、ドレイ
ン電極及びゲート電極を構成する材料は、Ｔｉ／Ｐｔ／
Ａｕであるという技術的手段を採用するものである。

【００１４】第九の発明の構成は、第三の半導体層の膜
厚は、２ｎｍ以上５ｎｍ以下であるという技術的手段を
採用するものである。

【００１５】第十の発明の構成は、第一の半導体層のＩ
ｎ組成は、５３％以上１００％以下であるという技術的
手段を採用するものである。

【００１６】

【作用及び効果】本願発明者らは、半導体積層構造の最
表面に形成された層（以下キャップ層と呼ぶ）の膜厚
が、ＨＥＭＴの性能に及ぼす影響を理論計算により検討
した。図３にその結果の一部を示す。図３（ａ）は、計
算に用いたモデルの構成を示した模式的断面図である。
半絶縁性のＩｎＰから成る基板１上に、ＩｎＡｌＡｓ
（Ｉｎ組成５２％）から成るバッファ層２を膜厚１００
ｎｍ、ＩｎＧａＡｓ（Ｉｎ組成８０％）から成るチャネ
ル層３を膜厚２０ｎｍ、ＩｎＡｌＡｓ（Ｉｎ組成５２
％）から成るスペーサ層４膜厚５ｎｍ、ｎ型のＩｎＡｌ
Ａｓ（Ｉｎ組成５２％）から成るドープ層５を膜厚１０
ｎｍ、ＩｎＡｌＡｓ（Ｉｎ組成５２％）から成るショッ
トキー層６を膜厚５ｎｍ、ＩｎＧａＡｓ（Ｉｎ組成５３
％）から成るキャップ層７を膜厚ｔ（ｎｍ）順次積層さ
れた半導体積層構造を考え、キャップ層７の上にゲート
電極１１が形成された構造について計算を行った。ここ
でドープ層５は、７×１０¹⁸ｃｍ^-3のキャリア濃度とな
るようにＳｉをドープし、他の層はノンドープとした。

【００１７】計算では、図中のＡ−Ａ’断面を一次元モ
デルとして、ゲートバイアス１３に対する、チャネル層
３に蓄積される電子量の変動率を求め、理論上得られる
相互コンダクタンスを算出した。尚、電子量の計算に
は、シュレディンガー波動方程式とポアソンの式を解く
手法を用いている。また、計算では、チャネル層３内の
電子の飽和速度を２．５×１０⁷ｃｍ／ｓｅｃと仮定
し、ゲート幅１ｍｍ当たりの相互コンダクタンスで表現
している。ここで、計算結果を図３（ｂ）に示す。キャ
ップ層７の膜厚ｔが小さくなるにつれて、相互コンダク
タンスは増加することがわかる。相互コンダクタンスが
高くなると、ＨＥＭＴの利得は向上し、同時にノイズ特
性も改善されるため、素子性能が高くなると考えられ
る。以上の計算により、ゲート電極１１直下のキャップ
層７は薄い方がよいことがわかった。

【００１８】一方、ゲート耐圧について考えてみると、
例えばキャップ層７の膜厚を０ｎｍにしてショットキー
層６を露出させると、前述の特開平４−１５９７３０号
公報にも述べられているように、ゲートのリーク電流が
増えて耐圧が低下する問題が発生する。この問題は、シ
ョットキー層６の界面準位が高いことが主たる原因であ
り、この界面準位は半導体の自然酸化層が関与している
と考えられている。従って、ショットキー層６が酸化し
ない程度に表面を保護すれば、リークの問題は解決でき
ると言える。そこで、本願発明者らは、キャップ層７に
用いるＩｎＧａＡｓがどの程度厚ければ、酸素の侵入を
阻止できるかを実験的に調査した。具体的には、分子線
エピタキシー（Molecular Beam Epitaxy: 以下ＭＢＥと
記す）法により、ＩｎＰ基板上にＩｎＧａＡｓ（Ｉｎ組
成５３％）の膜を１００ｎｍ形成し、一度ＭＢＥ装置の
真空容器から空気中に取り出した後、オージェ光電子分
光装置を用いて、表面を徐々にＡｒイオンでエッチング
しながら、ＩｎＧａＡｓ膜中の酸素の深さ方向の分布を
測定した。測定の結果、Ｉｎ組成５３％のＩｎＧａＡｓ
では、表面から約２ｎｍまで酸素が侵入していることが
明らかになった。即ち、ショットキー層６の表面を膜厚
２ｎｍ以上のキャップ層７で覆えば、ショットキー層６
への酸素の侵入は阻止できることがわかった。

【００１９】次に、素子性能のばらつきを小さくするた
めに、リセスエッチングを行わないことを前提にＨＥＭ
Ｔの構造を考えると、ソース電極及びドレイン電極は、
ゲート電極１１が接しているノンドープのＩｎＧａＡｓ
から成るキャップ層７上に形成されることになり、良好
なオーミック接合が得られるかどうかが問題となる。こ
こで、本願発明者らは、キャップ層７の膜厚を約５ｎｍ
以下に薄くし、かつソース電極及びドレイン電極を合金
化処理により半導体層内にも電極材料が拡散するような
材質で構成すれば、ノンドープの半導体層上でも良好な
オーミック特性が得られることを確認した。また、オー
ミック接合を得る別の手段としては、ソース電極及びド
レイン電極が形成される領域を、イオン注入によってｎ
⁺型にする方法が考えられる。

【００２０】上記に示されるような理論計算や実験によ
る検討の結果、ＩｎＡｌＡｓ／ＩｎＧａＡｓを用いたＨ
ＥＭＴにおいて、リセスエッチングを行なわずにＨＥＭ
Ｔを構成でき、エッチングのばらつきに伴う素子性能の
ばらつきがない構造を考案した。具体的な本発明の作用
は、少なくとも基板上に、不純物が添加されていない第
一の半導体層と、少なくとも一部分に不純物が添加され
た第二の半導体層と、不純物が添加されていない第三の
半導体層とを積層し、その第三の半導体層上に、ソース
電極、ドレイン電極及びゲート電極を直接形成する。こ
れにより、リセスエッチングを用いずにゲート電極を形
成することができるため、素子特性のばらつきを少なく
できると共に、ゲート電極の側面と半導体層とが接触す
ることがないため、耐圧の低下を防止することができる
という効果がある（請求項１）。

【００２１】また、第二の作用は、半絶縁性のＩｎＰで
基板を構成し、ＩｎＧａＡｓで第一の半導体層を構成
し、ｎ型のＩｎＡｌＡｓで第二の半導体層を構成し、Ｉ
ｎＧａＡｓで第三の半導体層を構成する。これにより、
素子特性の優れたＨＥＭＴを得ることができる（請求項
２）。

【００２２】第三の作用は、第三の半導体層の膜厚を、
ソース電極、ドレイン電極及びゲート電極のそれぞれの
直下において等しくする。これにより、素子特性のばら
つきをより少なくすることができる（請求項３）。

【００２３】第四の作用は、ソース電極及びドレイン電
極を、合金化処理により積層された半導体層内に拡散す
るように形成する。これにより、ノンドープの第三の半
導体層上において、ソース電極及びドレイン電極のオー
ミック特性を良好なものとすることができる（請求項
４）。

【００２４】第五の作用は、ＡｕＧｅ／Ｎｉ／Ａｕでソ
ース電極及びドレイン電極を構成し、Ｔｉ／Ｐｔ／Ａｕ
でゲート電極を構成する。これにより、ＩｎＧａＡｓか
ら成る第三の半導体層上にソース電極及びドレイン電極
をより良好にオーミック接触させることができると共
に、ゲート電極を構成するＴｉが第三の半導体層とショ
ットキー接合することができる（請求項５）。

【００２５】第六の作用は、ソース電極及びドレイン電
極の直下に、ｎ型の不純物をイオン注入する。これによ
り、ソース電極及びドレイン電極をノンドープの第三の
半導体層上にオーミック接触させることができ、ゲート
電極をショットキー接触させることができる（請求項
６）。

【００２６】第七の作用は、ソース電極、ドレイン電極
及びゲート電極を同一の材料で構成する。これにより、
ＨＥＭＴの製造方法を簡略化することができ、生産の効
率を向上させることができる（請求項７）。

【００２７】第八の作用は、ソース電極、ドレイン電極
及びゲート電極をＴｉ／Ｐｔ／Ａｕで構成する。これに
より、ＨＥＭＴをより好ましく生産することができる
（請求項８）。

【００２８】第九の作用は、第三の半導体層の膜厚を、
２ｎｍ以上５ｎｍ以下とする。２ｎｍ以上とすることに
より、第三の半導体層より内部の半導体層への酸素の侵
入を阻止できるため、ゲートのリーク電流の増加を防止
でき、耐圧の低下を防止することができると共に、ソー
ス電極及びドレイン電極の良好なオーミック接合を得る
ことができる（請求項９）。

【００２９】第十の作用は、第一の半導体層のＩｎ組成
を、５３％以上１００％以下とする。これにより、第一
の半導体層の電子移動度が高まり、ソース電極とドレイ
ン電極との間の抵抗値が低下し、ＨＥＭＴの性能が向上
する（請求項１０）。

【００３０】

【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図１は、本発明に係わるＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ／ＩｎＰ系ＨＥＭＴ１００（電界効果
トランジスタに相当）の第一実施例の構成を示した模式
的断面図である。図１に示されるように、半絶縁性のＩ
ｎＰから成る基板１上に、ＩｎＡｌＡｓ（Ｉｎ組成５２
％）から成るバッファ層２、ＩｎＧａＡｓ（Ｉｎ組成８
０％）から成るチャネル層３（第一の半導体層に相
当）、ＩｎＡｌＡｓ（Ｉｎ組成５２％）から成るスペー
サ層４、ｎ型のＩｎＡｌＡｓ（Ｉｎ組成５２％）から成
るドープ層５（第二の半導体層に相当）、ＩｎＡｌＡｓ
（Ｉｎ組成５２％）から成るショットキー層６、ＩｎＧ
ａＡｓ（Ｉｎ組成５３％）から成るキャップ層７（第三
の半導体層に相当）が順次積層形成される。そして、こ
のキャップ層７上に、ＡｕＧｅ／Ｎｉ／Ａｕから成るソ
ース電極９及びドレイン電極１０、Ｔｉ／Ｐｔ／Ａｕか
ら成るゲート電極１１が直接形成されて、ＨＥＭＴ１０
０が構成されている。ここで、ドープ層５には、前述し
た計算時よりも電子の量を多くするために、１×１０¹⁹
ｃｍ^-3のＳｉドープを行い、他の層はノンドープとし
た。

【００３１】次に、このＨＥＭＴ１００の製造方法につ
いて説明する。まず、ＭＢＥ装置内で、基板１上に順
次、バッファ層２を膜厚１００ｎｍ、チャネル層３を膜
厚２０ｎｍ、スペーサ層４を膜厚５ｎｍ、ドープ層５を
膜厚１０ｎｍ、ショットキー層６を膜厚５ｎｍ、キャッ
プ層７を膜厚２ｎｍ順次結晶成長させる。そして、キャ
ップ層７上に、ソース電極９及びドレイン電極１０を形
成し、３６０℃で２分間加熱して合金化を行い、Ｇｅを
半導体積層構造内に拡散してオーミック接触を得る。続
いてキャップ層７上においてソース電極９とドレイン電
極１０との間にゲート電極１１を形成する。ここで、ソ
ース電極９とドレイン電極１０の間隔は２μｍで、ゲー
ト電極１１は両者のほぼ中央に位置しており、上部幅が
０．５μｍ、下部幅が０．１５μｍのいわゆるＴ型ゲー
トとした。キャップ層７には、ゲート電極１１のＴｉが
接触しており、ショットキー接合を形成することができ
る。

【００３２】図１に示した構成とすることにより、リセ
スエッチングを行わずにＨＥＭＴ１００を構成すること
ができる。リセスエッチングを省略した場合には、ＨＥ
ＭＴ１００を構成する各半導体層の膜厚は、最初の結晶
成長の工程で決まるが、ＭＢＥ装置を用いた場合には、
半導体層の膜厚は原子層オーダーでの極めて高精度な制
御が可能であり、再現性も高いため、素子特性のばらつ
きを極めて小さくすることができ、ＨＥＭＴ１００の品
質の向上を実現できる。さらに、エッチング工程を省略
することで、製造工程を簡略化することができ、ＨＥＭ
Ｔ１００の低コスト化を実現できる。

【００３３】尚、上記実施例ではチャネル層３をＩｎＧ
ａＡｓ（Ｉｎ組成８０％）で構成したが、これはＩｎＧ
ａＡｓの電子移動度を高めてソース電極９とドレイン電
極１０との間の抵抗を下げて、ＨＥＭＴ１００の性能を
向上させることが目的であり、ＨＥＭＴ１００に対する
要求性能がそれほど厳しくない場合には、基板１と等し
い格子定数となるＩｎ組成５３％でもＨＥＭＴ１００の
動作は可能であり、Ｉｎx Ｇａ1-x Ａｓ(x=0.53 〜1)で
あればよい。また、上記実施例では、ドープ層５を通常
ドープとしたが、例えば、ノンドープの膜厚１００ｎｍ
のＩｎＡｌＡｓの中央部に１×１０¹²ｃｍ^-2程度のプレ
ーナドープを行った構造でも実現可能である。ここで、
ドープする不純物はＳｉを用いたが、成膜方法によって
他の材料、例えばＳｅでもｎ型のドープ材料として用い
ることができる。

【００３４】続いて、本発明に係わる第二実施例につい
て説明する。図２はＩｎＡｌＡｓ／ＩｎＧａＡｓ／Ｉｎ
Ｐ系ＨＥＭＴ１０１の構成を示した模式的断面図であ
る。図２に示されるように、本実施例の主な特徴は、ソ
ース電極９及びドレイン電極１０の直下の部分にイオン
注入し、イオン注入領域１２を形成した点であり、以下
にその製造方法について説明する。まず、第一実施例と
同様に基板１上に、バッファ層２、チャネル層３、スペ
ーサ層４、ドープ層５、ショットキー層６、キャップ層
７を順次積層形成する。次に、ソース電極９及びドレイ
ン電極１０が形成される部分の直下に、Ｓｉ⁺を、例え
ば１５０ＫｅＶのエネルギーで４×１０¹⁴ｃｍ^-2程度注
入し、９５０℃２秒間のフラッシュアニールを行うこと
により、ｎ⁺型イオン注入領域１２を形成する。そし
て、キャップ層７上にＴｉ／Ｐｔ／Ａｕから成るソース
電極９、ドレイン電極１０及びゲート電極１１を形成す
ることにより、ＨＥＭＴ１０１が形成される。

【００３５】このようにしてイオン注入領域１２上に形
成されたソース電極９及びドレイン電極１０は、ｎ⁺型
の半導体層と接触するため、オーミック接合を得ること
ができる。一方、イオン注入されない領域に形成された
ゲート電極１１は、ノンドープの半導体層と接触するた
め、ショットキー接合を得ることができる。

【００３６】ＨＥＭＴ１０１を上記に示される構成とす
ることにより、第一実施例と同様にリセスエッチングを
用いる必要がないため、素子特性のばらつきがなく、安
定した品質を得ることができると共に、エッチング工程
を省略できるためにＨＥＭＴ１０１の製造を簡略化する
ことができる。さらに、ソース電極９、ドレイン電極１
０、及びゲート電極１１を全て同一の材質（Ｔｉ／Ｐｔ
／Ａｕ）で形成できるため、より製造工程を簡略化する
ことができる。

【００３７】尚、本実施例では、ソース電極９及びドレ
イン電極１０の接触抵抗がやや高くなるという問題があ
る。接触抵抗が問題となる場合には、第一実施例を用い
るか、或いは、第一実施例と第二実施例を組み合わせ
て、イオン注入をした上で、ソース電極９とドレイン電
極１０をＡｕＧｅ／Ｎｉ／Ａｕで形成し、熱処理を行っ
て合金化することにより、ソース電極９及びドレイン電
極１０の接触抵抗を最も小さくすることができる。この
ように本発明によれば、特性のばらつきがなく、製造工
程が簡略化されたＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ１０１を実現ができる。

【００３８】上記実施例では、チャネル層３とドープ層
５との間にスペーサ層４を備えた構成としたが、スペー
サ層４はドープ層５中の不純物による電子の散乱を防止
するために設けた層であり、必要に応じてスペーサ層４
を設けない構成としてもよい。また、本実施例におい
て、ＩｎＰ基板１上にバッファ層２を設けた構成とした
が、バッファ層２は基板１の結晶欠陥を改善する目的で
設けた層であり、必要に応じてバッファ層２を設けない
構成としてもよい。

【００３９】上記に示されるように、本発明によれば、
少なくとも半絶縁性のＩｎＰから成る基板上に、ノンド
ープのＩｎＧａＡｓから成る第一の半導体層と、少なく
とも一部分にｎ型ドープされたＩｎＡｌＡｓから成る第
二の半導体層と、ノンドープのＩｎＧａＡｓから成る第
三の半導体層とが積層された電界効果トランジスタにお
いて、第三の半導体層上に、ソース電極、ドレイン電極
及びゲート電極を直接形成することにより、リセスエッ
チングを用いずにゲート電極を形成することができるた
め、素子特性のばらつきを少なくできると共に、ゲート
電極の側面と半導体層とが接触することがないため、耐
圧の低下を防止することができる。また、エッチング工
程を省略できるため、ＨＥＭＴの生産の効率を向上させ
ることができる。尚、上記実施例において、ｎ型ドープ
する不純物として、例えばＳｉやＳｅ等を用いると好適
である。

【図面の簡単な説明】

【図１】本発明に係わる第一実施例の構成を示した断面
図。

【図２】本発明に係わる第二実施例の構成を示した断面
図。

【図３】本発明に係わるキャップ層の膜厚の最適値を計
算する際に用いたモデルの構成を示した断面図（ａ）及
びその計算結果を示したグラフ（ｂ）。

【図４】従来のＨＥＭＴの構成を示した断面図。

【符号の説明】

１半絶縁性ＩｎＰ基板２ノンドープＩｎＡｌＡｓバッファ層３ノンドープＩｎＧａＡｓチャネル層４ノンドープＩｎＡｌＡｓスペーサ層５ｎ型ＩｎＡｌＡｓドープ層６ノンドープＩｎＡｌＡｓショットキー
層７ＩｎＧａＡｓキャップ層９ソース電極１０ドレイン電極１１ゲート電極１２イオン注入領域１００ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ
系ＨＥＭＴ

Claims

【特許請求の範囲】

【請求項１】少なくとも基板上に、不純物が添加されて
いない第一の半導体層と、少なくとも一部分に不純物が
添加された第二の半導体層と、不純物が添加されていな
い第三の半導体層とが積層された電界効果トランジスタ
であって、前記第三の半導体層上に、ソース電極、ドレイン電極及
びゲート電極が直接形成されたことを特徴とする電界効
果トランジスタ。
【請求項２】前記基板は半絶縁性のＩｎＰから成り、前
記第一の半導体層はＩｎＧａＡｓから成り、前記第二の
半導体層はｎ型のＩｎＡｌＡｓから成り、前記第三の半
導体層はＩｎＧａＡｓから成ることを特徴とする請求項
１に記載の電界効果トランジスタ。
【請求項３】前記第三の半導体層の膜厚は、前記ソース
電極、前記ドレイン電極及び前記ゲート電極のそれぞれ
の直下において等しいことを特徴とする請求項１に記載
の電界効果トランジスタ。
【請求項４】前記ソース電極及び前記ドレイン電極は、
合金化処理により積層された前記半導体層内に拡散する
ように形成されたことを特徴とする請求項１または請求
項２に記載の電界効果トランジスタ。
【請求項５】前記ソース電極及び前記ドレイン電極はＡ
ｕＧｅ／Ｎｉ／Ａｕから成り、前記ゲート電極はＴｉ／
Ｐｔ／Ａｕから成ることを特徴とする請求項４に記載の
電界効果トランジスタ。
【請求項６】前記ソース電極及び前記ドレイン電極の直
下に、ｎ型の不純物がイオン注入されたことを特徴とす
る請求項１または請求項２に記載の電界効果トランジス
タ。
【請求項７】前記ソース電極、前記ドレイン電極及び前
記ゲート電極は、同一の材料で構成されたことを特徴と
する請求項６に記載の電界効果トランジスタ。
【請求項８】前記材料は、Ｔｉ／Ｐｔ／Ａｕであること
を特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】前記第三の半導体層の膜厚は、２ｎｍ以上
５ｎｍ以下であることを特徴とする請求項４または請求
項６に記載の電界効果トランジスタ。
【請求項１０】前記第一の半導体層のＩｎ組成は、５３
％以上１００％以下であることを特徴とする請求項９に
記載の電界効果トランジスタ。