KR940010916B1 - 화합물 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 HEMT의 수직단면도.
제 2 도는 이 발명에 따른 HEMT의 수직단면도.
제 3a∼b 도는 이 발명에 따른 HEMT의 제조공정도.
이 발명은 이종접합 계면에 2차원 전자개스층을 형성하여 고속동작하는 화합물 반도체 소자 및 그 제조방법에 관한 것이다.
최근 정보통신사회로 급속히 발전해감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나 기존의 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다. 따라서, GaAs의 우수한 물질특성을 이용하여 여러종류의 개별조사들이 개발되고 있다. 상기 개별소자에는 금속-반도체 전계효과 트랜지스터(Metal Semiconductor Field Effect Transistor), 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor), 고전자 이동도 트랜지스터(High Electron Mobility Transistor ; 이하 HEMT라 칭함) 및 델라도프트 전계효과 트랜지스터(Delta Doped Field Transistor)등이 있다. 상기에서 HEMT는 이종접합면에서 물질들이 전자친화력에 의해 계면에 형성되는 양자우물(Quantum Well)에 2차원 전기개스(Two-Dimensional Electron Gas ; 이하 2DEG라 칭함)가 축적되어 전계를 인가할때 불순물 산란의 영향을 받지 않고 고속으로 동작을 한다.
제 1 도는 종래의 HEMT를 나타내는 수직단면도이다.
반절연성 GaAs의 반도체 기판(11)의 표면에 불순물이 도우프되지 않은 I(intrinsic)형 AlGaAs나 I형 GaAs/I형 AlGaAs의 제 1 도우너층(donor ; 15), I형 AlGaAs의 제 1 스페이서층(spacer layer ; 17), I형 InGaAs의 활성층(19), I형 AlGaAs의 제 2 스페이서층(21), N형 AlGaAs의 제 2 도우너층(23)이 순차적으로 적층되어 있다. 상기 제 2 도우너층(23) 표면의 소정부분에 N+형 GaAs의 캡층(cap layer ; 25)이 형성되어 있으며, 이 캡층(25)과 상기 제 1 도우너층(15)의 소정부분에 걸쳐 겹쳐지는 N+형의 이온주입영역(27)이 형성되어 있다. 또한, 상기 캡층(25)의 표면상에 소오스 및 드레인전극(28), (29)이 오믹접촉(ohmic contact)을 상기 도우너층(23)의 표면에 게이트 전극(30)이 쇼트키접촉(Schottky Contact)을 이루며 형성되어 있다.
상술한 구조의 HEMT의 제조방법을 간단히 설명한다.
상기 반도체 기판(11)상에 버퍼층(13), 제 1 도우너층(15), 제 1 스페이서층(17), 활성층(19), 제 2 스페이서층(21), 제 2 도우너층(23) 및 캡층(25)을 MBE(Molecular Beam Epitaxy) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법에 의해 한번의 스텝(Step)으로 적층한다. 그 다음, 상기 캡층(25) 표면의 소정부분에 통상의 이온주입(Ion implantation) 방법에 의해 Si등의 N형 불순물을 이온주입한후, 이 불순물이 활성화되도록 열처리하여 N+형의 이온주입영역(27)을 형성한다. 계속해서, 상기 이온주입영역(27)의 상부에 통상의 리프트오프(lift-off) 방법에 의해 소오스 및 드레인 전극(28), (29)을 형성한다. 그 다음, 상기 소오스 및 드레인 전극(28), (29)이 형성되어 있지 않은 캡층(25)을 상기 제 2 도우너층(23)의 소정두께가 제거될때까지 통상의 포토리소그래피(Photolithgraphy) 방법에 의해 리세스 에칭(recess etching)한 후 게이트 전극(30)을 형성한다.
상술한 구조를 가지는 것을 이중 이종접합 수도모픽(Double Geterojunction Pseudomorphic) HEMT라 한다. 상술한 HEMT는 활성층을 전자친화력 및 전자의 이동도가 큰 InGaAs로 형성하므로 전자의 구속(Confinement)력이 향상되어 소자의 동작속도를 향상시킨다. 또한, 전자를 발생하는 도우너층이 상기 활성층의 양측에 형성되므로 상기 활성층의 양측 계면에 형성되는 2DEG의 밀도가 증가되어 고출력 특성을 갖는다.
그러나, 상술한 HEMT는 활성층의 양측에 형성되어 전자를 발생하는 도우너층들의 도펀트(dopant)이 확산도어 상기 활성층과 채널들사이의 이종접합계면의 급준성(abruptness)이 나빠지므로 2DEG의 밀도가 낮아지게 되어 소자의 동작속도 및 출력특성이 저하되는 문제점이 있었다.
따라서, 이 발명의 목적은 활성층과 채널들 사이의 이종접합면의 급준성을 향상시켜 소자의 동작속도 및 출력특성을 향상시킬 수 있는 화합물 반도체 소자를 제공함에 있다.
이 발명의 다른 목적은 상술한 화합물 반도체소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 이 발명은, 반절연성의 화합물 반도체 기판상에 적층되어 결정결함이 확산되는 것을 방지하는 제 1 도전형의 버퍼층과, 상기 버퍼층상에 적층되며 제 2 도전형의 불순물이 한 원자층으로 형성된 델타도핑층을 가져 전자를 발생하는 제 1 도전형의 제 1 도우너층과, 상기 제 1 도우너층에서 발생된 전자의 이동도를 증가시키는 제 1 도전형의 제 1 스페이서층과, 상기 제 1 스페이서층의 상부에 형성되며 계면에 2차원 전자개스를 제한하여 주행시키는 제 1 도전형의 활성층과, 상기 활성층의 상부에 형성된 제 1 도전형의 제 2 스페이서층과, 제 2 스페이서층의 상부에 제 2 델타도핑층을 가지는 제 1 도전형의 제 2 도우너층과, 상기 제 2 도우너층의 소정부분상에 형성된 게이트 전극과, 상기 게이트 전극이 형성되지 않은 제 2 도우너층의 표면상에 형성된 제 2 도전형의 캡층과, 상기 캡층의 상부에 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극 하부에 상기 제 1 델타도핑층을 포함한 제 1 도우너층과 겹치도록 형성된 제 2 도전형의 이온주입영역을 구비함을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 이 발명은, 반절연성 화합물 반도체 기판상에 제 1 도전형의 버퍼층, 제 2 도전형의 제 1 델타도핑층을 가지는 제 1 도전형의 제 1 도우너층, 제 1 도전형의 제 1 스페이서층, 제 1 도전형의 활성층, 제 1 도전형의 제 2 스페이서층, 제 2 델타층을 가지는 제 2 도우너층 및 제 2 도전형의 캡층을 한번의 스텝으로 형성하는 제 1 공정과, 상기 캡층의 소정부분에 상기 제 1 델타도핑층을 포함한 제 1 도우너층과 겹치도록 제 2 도전형의 이온주입 영역을 형성하는 제 2 공정과, 상기 이온주입영역상에 소오스 및 드레인 전극을 형성하는 제 3 공정과, 상기 소오스 및 드레인 전극이 형성되지 않은 캡층을 제거하고 게이트 전극을 형성하는 제 4 공정으로 이루어짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 2 도는 이 발명에 따른 HEMT의 수직단면도이다.
반절연성 GaAs의 반도체 기판(41)의 표면에 I형 AlGaAs 또는 I형 GaAs/I형 AlGaAs의 초격자구조를 가지는 버퍼층(43), I형 AlGaAs의 제 1 도우너층(45), I형 AlAs의 제 1 스페이서층(49), I형 InGaAs의 활성층(51), I형 AlAs의 제 2 스페이서층(53), I형 AlGaAs의 제 2 도우너층(55)이 순차적으로 적층되어 있다. 또한, 상기 제 2 도우너층(55)의 표면에 게이트 전극(64)이 형성되어 있으며, 상기 게이트 전극(64)의 양측의 제 2 도우너층(55) 표면에 N+형 GaAs의 캡층(59)이 형성되어 있다. 상기 제 1 및 제 2 도우너층들(45), (55)에 상기 제 1 및 제 2 스페이서층들(49), (53)에 인접하는 부분에 Si등이 한원자 정도 두께이며 도핑농도가 5E12 이온/㎠ 정도로 형성된 제 1 및 제 2 델타도핑층들(47), (57)이 형성되어 있다. 상기 캡층(59)의 상부에 소오스 및 드레인 전극들(62), (63)이 오믹접촉을 이루며 상기 제 2 도우너층(55)의 상부에 게이트 전극(64)이 쇼트키 접촉을 이루며 형성되어 있다. 또한, 상기 소오스 및 드레인 전극들(62), (63)의 하부에 상기 제 1 델타도핑층(47)을 포함하여 제 1 도우너층(45)과 겹치는 N+형 이온주입영역(61)을 형성되어 있다. 상기에서 버퍼층(43)은 반도체 기판(41)와 격자결함등이 상기 제 1 도우너층(47)등으로 확산되는 방지하는 것으로 I형 AlGaAs일때에는 약 5000Å 정도 두께이며, I형 GaAs/I형 AlGaAs의 초격자 구조일때에는 각각의 두께가 30∼50Å 정도를 가지고 20∼30번 정도 반복적층된다.
또한, 상기 제 1 및 제 2 도우너층(47), (57)은 약 5000Å 정도의 두께를 갖는 것으로 전자이동이 용이하도록 상기 제 1 및 제 2 스페이서층들(49), (53)과 약 50Å정도 이격되어 전자를 발생하는 제 1 및 제 2 델타도핑층들(47), (57)이 형성되어 있다. 따라서, 상기 제 1 및 제 2 도우너층들(45), (55)에 전자를 발생하기 위한 별층들(47), (57)이 형성되어 있다. 따라서, 상기 제 1 및 제 2 도우너층들(45), (55)에 전자를 발생하기 위한 별도의 이온이 주입되지 않고 상기 제 1 및 제 2 델타도핑층들(47), (57)에서 전자를 발생시킨다. 상기 제 1 및 제 2 스페이서층들(49), (53)은 50∼100Å 정도의 두께로 상기 활성층(51)을 100∼200Å 정도 두께로 각각 형성되어 있다. 또한, 상기 캡층(59)은 Si등의 N형 불순물이 2E18 이온/㎤ 정도로 도핑되어 500∼700Å 정도 두께로 형성되며, 상기 이온주입영역(61)은 5E18 이온/㎤ 정도 도핑되어 상기 소오스 및 드레인 전극들(62), (63)의 오믹접촉특성을 양호하게 한다. 상기 제 1 및 제 2 델타도핑층들(47), (57)에서 발생된 전자는 AlAs와 InGaAs의 전자 친화력 차이에 의해 상기 제 1 및 제 2 델타도핑층들(47), (53)을 통하면서 전자의 이동도가 증가되어 상기 제 1 및 제 2 스페이서층들(49), (53)과 활성층(51)의 계면에 2DEG가 제한된다. 또한, 활성층(51)의 계면에서 2DEG의 농도는 상기 제 1 및 제 2 델타도핑층들(47), (53)을 통하면서 전자의 이동도가 증가되어 상기 제 1 및 제 2 스페이서층들(49), (53)과 활성층(51)의 2DEG가 제한된다. 또한, 활성층(51)의 계면에서 2DEG의 농도는 상기 제 1 및 제 2 델타도핑층들(47), (57)의 도핑농도에 조절되는 것으로, 상기 제 1 및 제 2 델타도핑층들(47), (57)의 도핑농도가 크면 2DEG의 농도가 커지고, 도핑농도가 작아지면 2DEG의 농도가 작아진다.
제 3a∼b 도는 이 발명에 따른 HEMT의 제조공정도이다.
제 3a 도를 참조하면, 반절연성의 반도체 기판(41)상에 I형의 버퍼층(43), I형의 제 1 도우너층(45), I형의 제 1 스페이서층(49), I형의 활성층(51), I형의 제 2 스페이서층(53), I형의 제 2 도우너층(55) 및 Ni형의 캡층(59)을 MBE 방법에 의해 한번의 스텝으로 적층한다. 상기에서 제 1 및 제 2 도우너층들(45), (55)을 형성할때 중간에 제 1 및 제 2 스페이서층들(49), (53) 부근에 Si등의 제 1 및 제 2 델타도핑층들(47), (57)을 형성하고 계속해서 제 1 및 제 2 도우너층들(45), (55)을 형성한다. 상기 MBE 방법은 약 620℃ 정도로 형성하나, 상기 제 1 및 제 2 델타도핑층들(47), (57)을 형성할때 Si등의 도펀트들이 확산되는 것을 방지하기 위하여 약 550℃ 정도로 성장시킨다. 이때, 상기 제 1 및 제 2 델타도핑층들(47), (57)은 상기 제 1 및 제 2 스페이서층들(49), (53)과 50Å 정도가 이격되도록 형성한다. 또한, 상기 캡층(59)을 500Å정도 두께로 성장시킨다.
제 3b 도를 참조하면, 상기 캡층(59) 표면의 소정부분에 통상의 이온주입(Ion implantation) 방법에 의해 Si등의 N형 불순물의 이온주입한 후 열처리하여 N+형의 이온주입영역(61)을 형성한다. 상기 이온주입영역(61)은 상기 제 1 델타도핑층(47)을 포함하여 상기 제 1 도우너층(45)과 겹치도록 형성된다. 그 다음, 상기 이온주입영역(61)의 상부에 통상의 리프트 오프(lift-off) 방법에 의해 AuGe/Ni/Au등의 오믹금속으로 소오스 및 드레인 전극들(62), (63)을 형성한다. 계속해서, 상기 캡층(59)의 소정영역을 상기 제 2 도우너층(55)이 상부표면이 드러날때까지 통상의 포토리소그래피 방법에 의해 리세스에칭한 후, 노출된 제 2 도우너층(55)의 표면에 Pt/Pd/Au등의 쇼트키 금속으로 게이트 전극(64)을 형성한다.
상술한 바와 같이 불순물이 도핑되지 않은 제 1 및 제 2 도우너층들내의 제 1 및 제 2 스페이서층들 부근에 Si등의 N형 불순물로 델타도핑층을 형성하여 전자를 발생시키므로 도펀트의 확산을 방지하여 상기 활성층의 양측 계면의 급준성을 양호하게 한다.
따라서, 이 발명은 활성층과 제 1 및 제 2 스페이서층들의 이종접합 계면이 양호한 급준성을 가지므로 2DEG의 제한이 용이하여 소자의 동작속도 및 출력특성을 향상시킬 수 있는 잇점이 있다. 또한, 상기 델타도핑층들의 도펀트농도에 의해 2DEG의 농도가 제어되므로 소자의 특성을 용이하게 제어할 수 있는 이점이 있다.
Claims (9)
- 반절연성의 화합물 반도체 기판상에 적층되어 결정결함이 확산되는 것을 방지하는 제 1 도전형의 버퍼층과, 상기 버퍼층상에 적층되며 제 2 도전형의 불순물이 한 원자층으로 형성된 델타도핑층을 가져 전자를 발생하는 제 1 도전형의 제 1 도우너층과, 상기 제 1 도우너층에서 발생된 전자의 이동도를 증가시키는 제 1 도전형의 제 1 스페이서층과, 상기 제 2 스페이서층의 상부에 형성되며 계면에 2차원 전자개스를 제한하여 주행시키는 제 1 도전형의 활성층과, 상기 활성층의 상부에 형성된 제 1 도전형의 제 2 스페이서층과, 제 2 스페이서층의 상부에 제 2 델타도핑층을 가지는 제 1 도전형의 제 2 도우너층과, 상기 제 2 도우너층의 소정부분상에 형성된 게이트전극과, 상기 게이트전극이 형성되지 않은 제 2 도우너층의 표면상에 형성된 제 2 도전형의 캡층과, 상기 캡층의 상부에 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극 하부에 상기 제 1 델타도핑층을 포함한 제 1 도우너층과 겹치도록 형성된 제 2 도전형의 이온주입영역을 구비한 화합물 반도체소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 I형이고, 제 2 도전형은 N형인 화합물 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 및 제 2 델타도핑층이 Si층인 화합물 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 및 제 2 델타도핑층이 상기 제 1 및 제 2 스페이서층과 약 50Å 정도 이격된 화합물 반도체 소자.
- 제 1 항에 있어서, 상기 활성층이 InGaAs로 형성된 화합물 반도체 소자.
- 제 1 항에 있어서, 상기 활성층이 100∼200Å정도 두께로 형성된 화합물 반도체 소자.
- 반절연성 화합물 반도체 기판상에 제 1 도전형의 버퍼층, 제 2 도전형의 제 1 델타도핑층을 가지는 제 1 도전형의 제 1 도우너층, 제 1 도전형의 제 1 스페이서층, 제 1 도전형의 활성층, 제 1 도전형의 제 2 스페이서층, 제 2 델타층을 가지는 제 2 도우너층 및 제 2 도전형의 캡층을 한번의 스텝으로 형성하는 제 1 공정과, 상기 캡층의 소정부분에 상기 제 1 델타도핑층을 포함한 제 1 도우너층과 겹치도록 제 2 도전형의 이온주입영역을 형성하는 제 2 공정과, 상기 이온주입영역상에 소오스 및 드레인 전극을 형성하는 제 3 공정과, 상기 소오스 및 드레인 전극이 형성되지 않은 캡층을 제거하고 게이트 전극을 형성하는 제 4 공정으로 이루어지는 화합물 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 공정을 MBE 방법으로 수행하는 화합물 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 제 1 및 제 2 델타도핑층을 550℃ 정도의 온도에서 형성하는 화합물 반도체 소자의 제조방법.
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