JP2811753B2 - 速度変調型電界効果トランジスタ - Google Patents
速度変調型電界効果トランジスタInfo
- Publication number
- JP2811753B2 JP2811753B2 JP14754589A JP14754589A JP2811753B2 JP 2811753 B2 JP2811753 B2 JP 2811753B2 JP 14754589 A JP14754589 A JP 14754589A JP 14754589 A JP14754589 A JP 14754589A JP 2811753 B2 JP2811753 B2 JP 2811753B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- quantum well
- channel
- well layer
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はヘテロ接合を用いた電界効果トランジスタ
（Field−Effect Transistor:以下、FETと略する）、特
に速度変調型FETとよばれる素子に係わり、その速度制
御特性を改良するためのFET構造に関する。
（Field−Effect Transistor:以下、FETと略する）、特
に速度変調型FETとよばれる素子に係わり、その速度制
御特性を改良するためのFET構造に関する。
（従来の技術） 第８図にヴィンター（Vinter）とターデラ（Tardell
a）によってアプライド・フィズクス・レターズ（Appl
・Phys・Lett.）第50巻、７号、410頁（1987年）に報告
された速度変調型FETの素子断面図を示す。図に於て、
１は半絶縁性（S.I.）GaAs基板、83はノンドープGaAsか
ら成る第１のチャンネル層、84はノンドープAl0.3Ga0.7
ASから成るポンテシャルバリヤ層、85はｎ型GaAsから成
る第２のチャネル層（量子井戸層）、86はゲート絶縁層
でありノンドープAl0.3Ga0.7ASから構成されている。ゲ
ート絶縁層86の表面にはゲート電極８が形成されてい
る。イオン注入によりｎ型領域IS,IDを形成後、ソース
電極9S,ドレイン電極9Dが蒸着によって形成されている
ことにより、チャネル層83、85とのオーム性接触をとっ
てある。
a）によってアプライド・フィズクス・レターズ（Appl
・Phys・Lett.）第50巻、７号、410頁（1987年）に報告
された速度変調型FETの素子断面図を示す。図に於て、
１は半絶縁性（S.I.）GaAs基板、83はノンドープGaAsか
ら成る第１のチャンネル層、84はノンドープAl0.3Ga0.7
ASから成るポンテシャルバリヤ層、85はｎ型GaAsから成
る第２のチャネル層（量子井戸層）、86はゲート絶縁層
でありノンドープAl0.3Ga0.7ASから構成されている。ゲ
ート絶縁層86の表面にはゲート電極８が形成されてい
る。イオン注入によりｎ型領域IS,IDを形成後、ソース
電極9S,ドレイン電極9Dが蒸着によって形成されている
ことにより、チャネル層83、85とのオーム性接触をとっ
てある。
第９図は熱平衡状態に於けるこの素子のゲート下のバ
ンドダイヤグラムである。このような速度変調型FETは
以下のようにして機能する。キャリア濃度（ns）の低い
状態では、第９図に示すように、第１のチャネル層83が
第２のチャネル層85より厚いため、第１のチャネルにお
ける電子の基底準位E1 1は第２のチャネルに於ける電子
の基底準位E1 2より低エネルギーである。しかしなが
ら、ゲートに順電圧を印加し、nsが高い状態になると第
２のチャネル層の伝導帯が下がってくるため、E1 2の方
がE1 1より低エネルギーになる。サブバンドE1 1とE1 2が
交差するゲート電圧Vc（遷移電圧）を境として、それよ
り低ゲート電圧では、多数の電子が光電子移動度のノン
ドープGaAs（第１のチャネル層）中を走行するが、高ゲ
ート電圧は逆に低電子移動度のｎ型GaAs（第２のチャネ
ル層）中を走行するようになるため負の伝達コンダクタ
ンスが得られる。
ンドダイヤグラムである。このような速度変調型FETは
以下のようにして機能する。キャリア濃度（ns）の低い
状態では、第９図に示すように、第１のチャネル層83が
第２のチャネル層85より厚いため、第１のチャネルにお
ける電子の基底準位E1 1は第２のチャネルに於ける電子
の基底準位E1 2より低エネルギーである。しかしなが
ら、ゲートに順電圧を印加し、nsが高い状態になると第
２のチャネル層の伝導帯が下がってくるため、E1 2の方
がE1 1より低エネルギーになる。サブバンドE1 1とE1 2が
交差するゲート電圧Vc（遷移電圧）を境として、それよ
り低ゲート電圧では、多数の電子が光電子移動度のノン
ドープGaAs（第１のチャネル層）中を走行するが、高ゲ
ート電圧は逆に低電子移動度のｎ型GaAs（第２のチャネ
ル層）中を走行するようになるため負の伝達コンダクタ
ンスが得られる。
（発明が解決しようとする問題点） ここで一例として取り上げた速度変調型FETの特徴は
ノンドープGaAsとｎ型GaAsに於て電子移動度に差が生じ
ることを利用して速度変調を行うものである。ここで、
0.25μｍ以下の微細ゲートFETではチャネルに高電界が
加わるため、このような素子の伝達コンダクタンスは低
電界移動度よりも寧ろ、飽和速度によって決まるように
なると考えられる。富澤（Tomizawa）らが、アイ・イー
・イー・イー・エレクトロン・デバイス・レターズ（IE
EE Electron Device Lett.），第EDL−５巻、11号、464
頁（1984年）に報告しているように、ノンドープGaAsと
ｎ型GaAsの電子飽和速度は殆ど同じであるので、従来の
速度変調型FETの微細ゲートでの有効性は疑わしい。
ノンドープGaAsとｎ型GaAsに於て電子移動度に差が生じ
ることを利用して速度変調を行うものである。ここで、
0.25μｍ以下の微細ゲートFETではチャネルに高電界が
加わるため、このような素子の伝達コンダクタンスは低
電界移動度よりも寧ろ、飽和速度によって決まるように
なると考えられる。富澤（Tomizawa）らが、アイ・イー
・イー・イー・エレクトロン・デバイス・レターズ（IE
EE Electron Device Lett.），第EDL−５巻、11号、464
頁（1984年）に報告しているように、ノンドープGaAsと
ｎ型GaAsの電子飽和速度は殆ど同じであるので、従来の
速度変調型FETの微細ゲートでの有効性は疑わしい。
また、従来の速度変調型FETでは第１チャネルに於け
るエネルギーバンド形状がnsとともに大幅に変化するた
め、基底準位がゲート電圧によってシフトし、Vcの制御
方法が悪く素子設計が難しいという問題点があった。
るエネルギーバンド形状がnsとともに大幅に変化するた
め、基底準位がゲート電圧によってシフトし、Vcの制御
方法が悪く素子設計が難しいという問題点があった。
本発明は、素子のキャリア輸送特性が飽和速度に依っ
て支配されるような超微細ゲートにおいても良好な速度
変調の行えると共に、素子設計が様であるFETを提供す
るものである。
て支配されるような超微細ゲートにおいても良好な速度
変調の行えると共に、素子設計が様であるFETを提供す
るものである。
（問題を解決するための手段） 本発明に依れば、キャリアがトンネル効果によって透
過できる厚みを有するポテンシャルバリア層を介して形
成された第１の量子井戸層および第２の量子井戸層をチ
ャネル層として有し、前記第２の量子井戸層とゲート絶
縁層を介して設置されたゲート電極に電圧を印加するこ
とによって電荷制御をなす電界効果トランジスタであっ
て、前記第１の量子井戸層を形成されるキャリア基底準
位と前記第２の量子井戸層に形成されるキャリア基底準
位の大小関係がゲート電圧の高低に応じて入れ換わるよ
うに形成されると共に、前記第１の量子井戸層を構成す
る材料のキャリア有効質量が前記第２の量子井戸層を構
成する材料のキャリア有効質量より小さいことを特徴と
する速度変調型電界効果トランジスタが得られる。
過できる厚みを有するポテンシャルバリア層を介して形
成された第１の量子井戸層および第２の量子井戸層をチ
ャネル層として有し、前記第２の量子井戸層とゲート絶
縁層を介して設置されたゲート電極に電圧を印加するこ
とによって電荷制御をなす電界効果トランジスタであっ
て、前記第１の量子井戸層を形成されるキャリア基底準
位と前記第２の量子井戸層に形成されるキャリア基底準
位の大小関係がゲート電圧の高低に応じて入れ換わるよ
うに形成されると共に、前記第１の量子井戸層を構成す
る材料のキャリア有効質量が前記第２の量子井戸層を構
成する材料のキャリア有効質量より小さいことを特徴と
する速度変調型電界効果トランジスタが得られる。
さらにこのチャネル層に対して、電荷を供給すべく、
不純物がドーピングされた電荷供給層をチャネル層とは
別に設けると、電流駆動能力が向上できる。また、電流
駆動能力を向上させる別の手段として、チャネル層に不
純物をドーピングしても良い。
不純物がドーピングされた電荷供給層をチャネル層とは
別に設けると、電流駆動能力が向上できる。また、電流
駆動能力を向上させる別の手段として、チャネル層に不
純物をドーピングしても良い。
（作用） 従来技術による速度変調型FETはいずれもキャリアの
実空間遷移が起こる一対のチャネル層が同じ材料から構
成され不純物ドーピングの有無によって（あるいはキャ
リア供給層を空間的に分離するスペーサ層の有無によっ
て）電子移動度の差がつくられていた。微細チャネルに
おいても速度変調を良好に行うためには、一対のチャネ
ルにおいてキャリアの低電界移動度のみならず飽和速度
も異なるようにすればよい。即ち、各々のチャネルに異
なる材料を採用すればよい。
実空間遷移が起こる一対のチャネル層が同じ材料から構
成され不純物ドーピングの有無によって（あるいはキャ
リア供給層を空間的に分離するスペーサ層の有無によっ
て）電子移動度の差がつくられていた。微細チャネルに
おいても速度変調を良好に行うためには、一対のチャネ
ルにおいてキャリアの低電界移動度のみならず飽和速度
も異なるようにすればよい。即ち、各々のチャネルに異
なる材料を採用すればよい。
また、第１、第２のチャネルとして、トンネルバリヤ
層を介してカップルした一対の量子井戸層を採用するこ
とにより、基底準位は電子有効質量と井戸幅によって制
御できるようになるため、素子せっけいも容易になる。
層を介してカップルした一対の量子井戸層を採用するこ
とにより、基底準位は電子有効質量と井戸幅によって制
御できるようになるため、素子せっけいも容易になる。
（実施例） 第１図に本発明の第一の実施例の速度変調型FETの素
子断面図を示す。この様な素子は以下のようにして作製
される。S.I.GaAs基板１上に例えば分子線エピタキシャ
ル成長法により、ノンドープAl0.2Ga0.8Asバッファ層２
を１μｍ、ノンドープIn0.2Ga0.8Saから成る第１の量子
井戸チャネル層を100A、ノンドープAl0.2Ga0.8Asから成
るポテンシャルバリヤ層４を50A、ノンドーGaAsから成
る第２の量子井戸チャネル層５を100A、ノンドープAl
0.4Ga0.6Asから成るゲート絶縁層６を500A、順次成長す
る。次にゲート絶縁層６上にゲート電極８を形成する。
イオン注入によって、ｎ型領域IS,IDを形成後、ソース
電極9Sとドレイン電極9Dを蒸着によって形成することに
より、チャネル層3,5とのオーム性接触をとる。ここでI
nGaAsとAlGaAsは格子定数が異なるが、In0.2Ga0.8As層
をミスフィット転位の発生する臨界膜厚（約150A）以下
にすることに依って、弾性歪が格子不整を緩和する歪格
子層となり良好な界面が形成されることが知られてい
る。
子断面図を示す。この様な素子は以下のようにして作製
される。S.I.GaAs基板１上に例えば分子線エピタキシャ
ル成長法により、ノンドープAl0.2Ga0.8Asバッファ層２
を１μｍ、ノンドープIn0.2Ga0.8Saから成る第１の量子
井戸チャネル層を100A、ノンドープAl0.2Ga0.8Asから成
るポテンシャルバリヤ層４を50A、ノンドーGaAsから成
る第２の量子井戸チャネル層５を100A、ノンドープAl
0.4Ga0.6Asから成るゲート絶縁層６を500A、順次成長す
る。次にゲート絶縁層６上にゲート電極８を形成する。
イオン注入によって、ｎ型領域IS,IDを形成後、ソース
電極9Sとドレイン電極9Dを蒸着によって形成することに
より、チャネル層3,5とのオーム性接触をとる。ここでI
nGaAsとAlGaAsは格子定数が異なるが、In0.2Ga0.8As層
をミスフィット転位の発生する臨界膜厚（約150A）以下
にすることに依って、弾性歪が格子不整を緩和する歪格
子層となり良好な界面が形成されることが知られてい
る。
第２図は第１図に示した本発明による第一の実施例の
熱平衡状態に於けるバンドダイヤグラムである。ここ
で、２から８の数字は第１図に於けるそれに対応する。
E1 1,E1 2は、各々第１のチャネル３と第２のチャネル５
に於ける電子の基底準位である。In0.2Ga0.8AsとGaAsの
間には約290meVのバンドギャップ差が存在するので、そ
の60％が伝導帯オフセットになるとして、第１の量子井
戸層３の伝導帯の底は第２の量子井戸層５のそれより約
170meVだけ深くなっている。この実施例では第１と、第
２のチャンネル層は等しい膜厚なので基底準位E1 1とE1 2
の伝導帯の底からの高さは同程度になっている。
熱平衡状態に於けるバンドダイヤグラムである。ここ
で、２から８の数字は第１図に於けるそれに対応する。
E1 1,E1 2は、各々第１のチャネル３と第２のチャネル５
に於ける電子の基底準位である。In0.2Ga0.8AsとGaAsの
間には約290meVのバンドギャップ差が存在するので、そ
の60％が伝導帯オフセットになるとして、第１の量子井
戸層３の伝導帯の底は第２の量子井戸層５のそれより約
170meVだけ深くなっている。この実施例では第１と、第
２のチャンネル層は等しい膜厚なので基底準位E1 1とE1 2
の伝導帯の底からの高さは同程度になっている。
サブバンドE1 1とE1 2が交差するゲート電圧をVcとす
る。ゲート電圧がVc以下の状態では第３図（ａ）のよう
に、InGaAsチャネル３のバンドギャップがGaAsチャネル
５のそれより小さいため、E1 1はE1 2より低エネルギーで
あり、殆ど全ての電子はInGaAs層中を走行する。しかし
ながら、ゲート電圧がVc以上になると、第２のチャネル
層の伝導帯が下がってくるため、第３図（ｂ）のよう
に、E1 2の方がE1 1より低エネルギーになりGaAsチャネル
５の占有確率がInGaAsチャネル３を上回るようになる。
ゲート電圧がVcを境として、それより低ゲート電圧で
は、多数の電子がノンドープInGaAs中を走行するが、高
ゲート電圧では逆に多数の電子はノンドープGaAs中を走
するようになる。ヘンダースン（Henderson）らがアイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズ（IEEE Electron Device Lett.）、第EDL−７巻、288
頁（1986年）に報告したように、In0.2Ga0.8As歪層に於
ける電子飽和速度はGaAsのそれの約1.5倍と高いので、
素子のキャリア輸送特性が飽和速度に依って支配される
ような超微細ゲートにおいても良好な速度変調が行え
る。
る。ゲート電圧がVc以下の状態では第３図（ａ）のよう
に、InGaAsチャネル３のバンドギャップがGaAsチャネル
５のそれより小さいため、E1 1はE1 2より低エネルギーで
あり、殆ど全ての電子はInGaAs層中を走行する。しかし
ながら、ゲート電圧がVc以上になると、第２のチャネル
層の伝導帯が下がってくるため、第３図（ｂ）のよう
に、E1 2の方がE1 1より低エネルギーになりGaAsチャネル
５の占有確率がInGaAsチャネル３を上回るようになる。
ゲート電圧がVcを境として、それより低ゲート電圧で
は、多数の電子がノンドープInGaAs中を走行するが、高
ゲート電圧では逆に多数の電子はノンドープGaAs中を走
するようになる。ヘンダースン（Henderson）らがアイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズ（IEEE Electron Device Lett.）、第EDL−７巻、288
頁（1986年）に報告したように、In0.2Ga0.8As歪層に於
ける電子飽和速度はGaAsのそれの約1.5倍と高いので、
素子のキャリア輸送特性が飽和速度に依って支配される
ような超微細ゲートにおいても良好な速度変調が行え
る。
ここで、電圧Vcを簡単に見積もってみる。E1 1とE1 2伝
導帯の底から測った高さほぼ同じと見なすと、第２のチ
ャネル層（バッファ／チャネル界面から200Aの位置）が
第１のチャネル層（バッファ／チャネル界面から50Aの
位置、バッファ／チャネル界面からの真空電位降下をΔ
V1とする）より伝導帯不連続（約170meV）だけ低エネル
ギーになる状態がE1 1とE1 2の交差する条件である。VCを
Vc＝VOFF＋ΔVc（VOFF:EFTのしきい値電圧）とおくと、
ゲート電圧がVcの時のゲート界面（バッファ／チャネル
界面から750Aの位置）の真空電位はバッファ−チャネル
界面よりΔVcだけ低エネルギーになる。電界が一様であ
ると仮定すると、ΔVcは下式を解くことによって得られ
る。
導帯の底から測った高さほぼ同じと見なすと、第２のチ
ャネル層（バッファ／チャネル界面から200Aの位置）が
第１のチャネル層（バッファ／チャネル界面から50Aの
位置、バッファ／チャネル界面からの真空電位降下をΔ
V1とする）より伝導帯不連続（約170meV）だけ低エネル
ギーになる状態がE1 1とE1 2の交差する条件である。VCを
Vc＝VOFF＋ΔVc（VOFF:EFTのしきい値電圧）とおくと、
ゲート電圧がVcの時のゲート界面（バッファ／チャネル
界面から750Aの位置）の真空電位はバッファ−チャネル
界面よりΔVcだけ低エネルギーになる。電界が一様であ
ると仮定すると、ΔVcは下式を解くことによって得られ
る。
これから、ΔVc〜850meVとなることが分かる。このよ
うに本発明では基底準位が量子井戸層の膜厚によって一
意的に決まり、バイアス依存性を持たないため、遷移電
圧Vcの制御が容易であり、素子の設計性も向上する。
うに本発明では基底準位が量子井戸層の膜厚によって一
意的に決まり、バイアス依存性を持たないため、遷移電
圧Vcの制御が容易であり、素子の設計性も向上する。
第４図に本発明の第二の実施例の速度変調型FETの素
子断面図を示す。図に於て、ＩはS.I.GaAs基板、42はノ
ンドープGaAsから成るバッファ層、43はノンドープIn
0.2Ga0.8Asから成る第１の量子井戸チャネル層、44はノ
ンドープAl0.2Ga0.8ASから成るポテンシャルバリヤ層、
45はノンドープGaAsから成る第２の量子井戸チャネル
層、46は不純物濃度２×1018/cm3のｎ型Al0.2Ga0.8Asか
ら成るゲート絶縁層（電子供給層）で、47はキャップ層
で不純物濃度５×1018/cm3のｎ型GaAsから構成されてい
る。キャップ層47を越えて形成されたリセス部にはゲー
ト電極８が形成されている。また、チャネル層43と45中
には２次元電子ガスが生成されている。ギャップ層47表
面にソース電極9S、ドレイン電極9Dを蒸着により形成
後、アロイ領域AS,ADが形成されてチャネル層43,45との
オーム性接触をとってある。
子断面図を示す。図に於て、ＩはS.I.GaAs基板、42はノ
ンドープGaAsから成るバッファ層、43はノンドープIn
0.2Ga0.8Asから成る第１の量子井戸チャネル層、44はノ
ンドープAl0.2Ga0.8ASから成るポテンシャルバリヤ層、
45はノンドープGaAsから成る第２の量子井戸チャネル
層、46は不純物濃度２×1018/cm3のｎ型Al0.2Ga0.8Asか
ら成るゲート絶縁層（電子供給層）で、47はキャップ層
で不純物濃度５×1018/cm3のｎ型GaAsから構成されてい
る。キャップ層47を越えて形成されたリセス部にはゲー
ト電極８が形成されている。また、チャネル層43と45中
には２次元電子ガスが生成されている。ギャップ層47表
面にソース電極9S、ドレイン電極9Dを蒸着により形成
後、アロイ領域AS,ADが形成されてチャネル層43,45との
オーム性接触をとってある。
第５図は熱平衡状態に於けるこの素子のゲート下のバ
ンドダイヤグラムである。ここで、８、42〜46の数字
は、第５図に於けるそれに対応する。E1 1,E1 2は、各々
第１のチャネル43と第２のチャネル45に於ける電子の基
底準位である。このような素子に於ても第一の実施例と
同様な仕組みで良好な速度変調を実現することが出来
る。第一の実施例では電荷供給層がないため、充分な電
流駆動能力が得られなかったが、このような構造をとる
ことによって電流駆動能力の向上も可能になる。
ンドダイヤグラムである。ここで、８、42〜46の数字
は、第５図に於けるそれに対応する。E1 1,E1 2は、各々
第１のチャネル43と第２のチャネル45に於ける電子の基
底準位である。このような素子に於ても第一の実施例と
同様な仕組みで良好な速度変調を実現することが出来
る。第一の実施例では電荷供給層がないため、充分な電
流駆動能力が得られなかったが、このような構造をとる
ことによって電流駆動能力の向上も可能になる。
第６図に本発明の第三の実施例の速度変調型FETの素
子断面図を示す。図に於て、ＩはS.I.GaAs基板、62はノ
ンドープGaAsから成るバッファ層、63はノンドープIn
0.2Ga0.8Asから成る第１の量子井戸チャネル層、64はノ
ンドープAl0.2Ga0.8Asから成るポテンシャルバリヤ層、
65は不純物濃度６×1017/cm3のｎ型GaAsから成る第２の
量子井戸チャネル層、66はゲート絶縁層でノンドープAl
0.4Ga0.6Asから構成されている。ゲート絶縁層66の表面
にはゲート電極８が形成されている。イオン注入によっ
てｎ型領域IS,IDを形成後、ソース電極9S、ドレイン電
極9S,ドレイン電極9Dが蒸着により形成され、チャネル
層63、65とのオーム性接触をとってある。
子断面図を示す。図に於て、ＩはS.I.GaAs基板、62はノ
ンドープGaAsから成るバッファ層、63はノンドープIn
0.2Ga0.8Asから成る第１の量子井戸チャネル層、64はノ
ンドープAl0.2Ga0.8Asから成るポテンシャルバリヤ層、
65は不純物濃度６×1017/cm3のｎ型GaAsから成る第２の
量子井戸チャネル層、66はゲート絶縁層でノンドープAl
0.4Ga0.6Asから構成されている。ゲート絶縁層66の表面
にはゲート電極８が形成されている。イオン注入によっ
てｎ型領域IS,IDを形成後、ソース電極9S、ドレイン電
極9S,ドレイン電極9Dが蒸着により形成され、チャネル
層63、65とのオーム性接触をとってある。
第７図は熱平衡状態に於けるこの素子のゲート下のバ
ンドダイヤグラムである。ここで、８、62〜66の数字は
第６図に於けるそれに対応する。E1 1,E1 2は、各々第１
のチャネル63と第２のチャネル65に於ける電子の基底準
位である。このような素子に於ては、InGaAsとGaAsの電
子飽和速度の違いに基づく速度変調効果と、従来の速度
変調FETと同様な原理（即ち、チャネルに於けるドーピ
ングの有無に伴う移動度の違い）の基づく電子移動度変
調効果が相まって、極めて良好な電流変調が実現可能で
ある。また、この実施例ではチャネルがｎ形半導体で構
成されているため、第二の実施例と同様に高い電流駆動
能力が得られる。この第三の実施例の変形として、第一
の量子井戸チャネル層にｎ型不純物を1018/cm3,第２の
量子井戸チャネル層にｎ型不純物を５×1016/cm3を各々
ドーピングした場合についても発明の効果が得られる。
ンドダイヤグラムである。ここで、８、62〜66の数字は
第６図に於けるそれに対応する。E1 1,E1 2は、各々第１
のチャネル63と第２のチャネル65に於ける電子の基底準
位である。このような素子に於ては、InGaAsとGaAsの電
子飽和速度の違いに基づく速度変調効果と、従来の速度
変調FETと同様な原理（即ち、チャネルに於けるドーピ
ングの有無に伴う移動度の違い）の基づく電子移動度変
調効果が相まって、極めて良好な電流変調が実現可能で
ある。また、この実施例ではチャネルがｎ形半導体で構
成されているため、第二の実施例と同様に高い電流駆動
能力が得られる。この第三の実施例の変形として、第一
の量子井戸チャネル層にｎ型不純物を1018/cm3,第２の
量子井戸チャネル層にｎ型不純物を５×1016/cm3を各々
ドーピングした場合についても発明の効果が得られる。
以上の実施例ではAlGaAs/InGaAs/GaAs歪系を用いて本
発明を説明したが、本発明はAl0.48In0.52As/Ga
0.47−ＸIn0.53＋ＸAs/Ga0.47In0.53As歪系等の他の材
料系でも実現可能である。
発明を説明したが、本発明はAl0.48In0.52As/Ga
0.47−ＸIn0.53＋ＸAs/Ga0.47In0.53As歪系等の他の材
料系でも実現可能である。
（発明の効果） 以上の発明の詳細な説明から明らかなように、本発明
によれば、互いに異なる材料から成り、トンネルバリヤ
を介して隣接配置された一対の量子井戸層をチャネルと
して有することにより、速度変調型FETの電流変調特性
を大幅に改善できると共に、キャリアの基底準位は有効
質量と井戸幅によって制御できるため、素子設計も容易
になる。チャネル層に対する電荷供給層として不純物を
ドーピングした半導体層を設けると十分な電流駆動能力
が得られる。また、チャネル層に不純物をドーピングす
れば、速度変調効果が増幅される他、電流駆動能力を高
めることができる。
によれば、互いに異なる材料から成り、トンネルバリヤ
を介して隣接配置された一対の量子井戸層をチャネルと
して有することにより、速度変調型FETの電流変調特性
を大幅に改善できると共に、キャリアの基底準位は有効
質量と井戸幅によって制御できるため、素子設計も容易
になる。チャネル層に対する電荷供給層として不純物を
ドーピングした半導体層を設けると十分な電流駆動能力
が得られる。また、チャネル層に不純物をドーピングす
れば、速度変調効果が増幅される他、電流駆動能力を高
めることができる。
第１図は本発明による第一の実施例の素子構造断面図、
第２図は第一の実施例の熱平衡に於けるポテンシャルバ
ンド図、第３図は本発明の速度変調動作を示すポテンシ
ャルバンド図、第４図は本発明による第二の実施例の素
子構造断面図、第５図は第二の実施例の熱平衡に於ける
ポテンシャルバンド図、第６図は本発明による第三の実
施例の素子構造断面図、第７図は第三の実施例の熱平衡
に於けるポテンシャルバンド図、第８図は従来技術によ
る速度変調型FETの一例の素子構造断面図で、第９図は
従来の速度変調型FETの熱平衡に於けるポテンシャルバ
ンド図である。 図に於て、 １……S.I.GaAs基板、2,4,6,44,64,66,84,86……ノンド
ープAlGaAs層、3,43,63……ノンドープInGaAs歪層、5,4
2,45,62,83……ノンドープGaAs層、８……ショットキー
ゲート電極、9S,9D……オーム性電極、46……ｎ型AlGaA
s層、47,65,85……ｎ型GaAs層、AS,AD……アロイ領域、
IS,ID……ｎ型注入領域、E1 1,E1 2……電子基底準位であ
る。
第２図は第一の実施例の熱平衡に於けるポテンシャルバ
ンド図、第３図は本発明の速度変調動作を示すポテンシ
ャルバンド図、第４図は本発明による第二の実施例の素
子構造断面図、第５図は第二の実施例の熱平衡に於ける
ポテンシャルバンド図、第６図は本発明による第三の実
施例の素子構造断面図、第７図は第三の実施例の熱平衡
に於けるポテンシャルバンド図、第８図は従来技術によ
る速度変調型FETの一例の素子構造断面図で、第９図は
従来の速度変調型FETの熱平衡に於けるポテンシャルバ
ンド図である。 図に於て、 １……S.I.GaAs基板、2,4,6,44,64,66,84,86……ノンド
ープAlGaAs層、3,43,63……ノンドープInGaAs歪層、5,4
2,45,62,83……ノンドープGaAs層、８……ショットキー
ゲート電極、9S,9D……オーム性電極、46……ｎ型AlGaA
s層、47,65,85……ｎ型GaAs層、AS,AD……アロイ領域、
IS,ID……ｎ型注入領域、E1 1,E1 2……電子基底準位であ
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】キャリアがトンネル効果によって透過でき
る厚みを有するポテンシャルバリア層を介して形成され
た第１の量子井戸層および第２の量子井戸層をチャネル
層として有し、前記第２の量子井戸層とゲート絶縁層を
介して設置されたゲート電極に電圧を印加することによ
って電荷制御をなす電界効果トランジスタであって、前
記第１の量子井戸層に形成されるキャリア基底準位と前
記第２の量子井戸層に形成されるキャリア基底準位の大
小関係がゲート電圧の高低に応じて入れ換わるように形
成されると共に、前記第１の量子井戸層を構成する材料
のキャリア有効質量が前記第２の量子井戸層を構成する
材料のキャリア有効質量より小さいことを特徴とする速
度変調型電界効果トランジスタ。 - 【請求項２】特許請求の範囲第１項記載の速度変調型電
界効果トランジスタにおいて、前記チャネル層に２次元
キャリアガスが生成されるべく、前記第１の量子井戸層
および前記第２の量子井戸層を除く少なくとも１層の半
導体層に不純物がドーピングされた電荷供給層を備えて
なることを特徴とする速度変調型電界効果トランジス
タ。 - 【請求項３】特許請求の範囲第１項記載の速度変調型電
界効果トランジスタにおいて、前記第２の量子井戸層に
不純物がドーピングされていることを特徴とする速度変
調型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14754589A JP2811753B2 (ja) | 1989-06-09 | 1989-06-09 | 速度変調型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14754589A JP2811753B2 (ja) | 1989-06-09 | 1989-06-09 | 速度変調型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311767A JPH0311767A (ja) | 1991-01-21 |
| JP2811753B2 true JP2811753B2 (ja) | 1998-10-15 |
Family
ID=15432747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14754589A Expired - Fee Related JP2811753B2 (ja) | 1989-06-09 | 1989-06-09 | 速度変調型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517511A (ja) * | 2011-05-02 | 2014-07-17 | インテル・コーポレーション | 垂直トンネリングの負性微分抵抗素子 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714850A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP4528398B2 (ja) * | 1999-12-27 | 2010-08-18 | 独立行政法人産業技術総合研究所 | 負性抵抗電界効果トランジスタ |
| US7652310B2 (en) * | 2005-08-31 | 2010-01-26 | Japan Science And Technology Agency | Negative resistance field effect device and high-frequency oscillation device |
-
1989
- 1989-06-09 JP JP14754589A patent/JP2811753B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517511A (ja) * | 2011-05-02 | 2014-07-17 | インテル・コーポレーション | 垂直トンネリングの負性微分抵抗素子 |
| US9293546B2 (en) | 2011-05-02 | 2016-03-22 | Intel Corporation | Vertical tunneling negative differential resistance devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311767A (ja) | 1991-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4727403A (en) | Double heterojunction semiconductor device with injector | |
| JP2500063B2 (ja) | 電界効果トランジスタ | |
| EP0199435B1 (en) | Field effect semiconductor device | |
| EP0051271B1 (en) | Heterojunction semiconductor device | |
| JPH0783107B2 (ja) | 電界効果トランジスタ | |
| JPH0812916B2 (ja) | 電界効果トランジスタ | |
| JP2914049B2 (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| JPH0815213B2 (ja) | 電界効果トランジスタ | |
| JP2716136B2 (ja) | 半導体装置 | |
| JPH0324782B2 (ja) | ||
| US4903091A (en) | Heterojunction transistor having bipolar characteristics | |
| JP2811753B2 (ja) | 速度変調型電界効果トランジスタ | |
| EP0602671B1 (en) | Heterojunction field effect transistor having an improved transistor characteristic | |
| JPS59184573A (ja) | 電界効果トランジスタ | |
| JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
| JP2822400B2 (ja) | 半導体装置 | |
| JP2643890B2 (ja) | トンネルトランジスタ | |
| JP2658513B2 (ja) | 電界効果トランジスタ | |
| JP2001085672A (ja) | 電界効果型半導体装置 | |
| JPS63161677A (ja) | 電界効果トランジスタ | |
| JPH04277680A (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH0620142B2 (ja) | 半導体装置 | |
| JPH07263708A (ja) | トンネルトランジスタ | |
| JP3304343B2 (ja) | 電界効果トランジスタ | |
| CA2055665C (en) | Field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |