JPH04277680A - トンネルトランジスタ及びその製造方法 - Google Patents
トンネルトランジスタ及びその製造方法Info
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- JPH04277680A JPH04277680A JP11954591A JP11954591A JPH04277680A JP H04277680 A JPH04277680 A JP H04277680A JP 11954591 A JP11954591 A JP 11954591A JP 11954591 A JP11954591 A JP 11954591A JP H04277680 A JPH04277680 A JP H04277680A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は高集積化,高速動作が可
能なトンネル現象利用のトランジスタに関するものであ
る。
能なトンネル現象利用のトランジスタに関するものであ
る。
【0002】
【従来の技術】半導体表面におけるp+−n+接合での
トンネル現象を利用し、通常のSiMOSFETやGa
As MESFETとは動作原理の異なるトランジス
タとしてトンネルトランジスタが提案されている。この
デバイスについては例えば、馬場寿夫による特願昭56
−194992号明細書「半導体装置」に記載されてい
る。 このトランジスタはMOSFETの微細化の極限で問題
となってくるアバランシーやトンネル効果を積極的に利
用したものであり、高集積化を可能にする。この従来の
トンネルトランジスタの構造及び製造方法と動作を簡単
に説明する。
トンネル現象を利用し、通常のSiMOSFETやGa
As MESFETとは動作原理の異なるトランジス
タとしてトンネルトランジスタが提案されている。この
デバイスについては例えば、馬場寿夫による特願昭56
−194992号明細書「半導体装置」に記載されてい
る。 このトランジスタはMOSFETの微細化の極限で問題
となってくるアバランシーやトンネル効果を積極的に利
用したものであり、高集積化を可能にする。この従来の
トンネルトランジスタの構造及び製造方法と動作を簡単
に説明する。
【0003】図3は従来のトンネルトランジスタの構造
模式図である。このトンネルトランジスタは、縮退して
いない基板1と、一導電型を有し縮退している第1の半
導体2と、縮退していない第2の半導体3と、第1の半
導体と反対の導電型を有する第3の半導体4と、第2の
半導体3上に設けられた絶縁層5と、絶縁層5上に設け
られたゲート電極6と、第1の半導体2とオーミック接
触を形成するソース電極7と、第3の半導体4とオーミ
ック接触を形成するドレイン電極8とから構成されてい
る。
模式図である。このトンネルトランジスタは、縮退して
いない基板1と、一導電型を有し縮退している第1の半
導体2と、縮退していない第2の半導体3と、第1の半
導体と反対の導電型を有する第3の半導体4と、第2の
半導体3上に設けられた絶縁層5と、絶縁層5上に設け
られたゲート電極6と、第1の半導体2とオーミック接
触を形成するソース電極7と、第3の半導体4とオーミ
ック接触を形成するドレイン電極8とから構成されてい
る。
【0004】図4(a)〜(e)は、この従来のトンネ
ルトランジスタの製造工程図である。(a)は第2の半
導体及び絶縁層形成工程、(b)はゲート形成工程、(
c)は第1の半導体形成工程、(d)は第3の半導体形
成工程、(e)はソース及びドレイン電極形成工程であ
る。
ルトランジスタの製造工程図である。(a)は第2の半
導体及び絶縁層形成工程、(b)はゲート形成工程、(
c)は第1の半導体形成工程、(d)は第3の半導体形
成工程、(e)はソース及びドレイン電極形成工程であ
る。
【0005】この従来のトンネルトランジスタの製造工
程について、基板1にp−Si、第1の半導体2にp+
−Si、第2の半導体3にn−Si、第3の半導体4に
n+Si、絶縁層5にSiO2、ゲート電極6にn型ポ
リシリコン、ソース電極7及びドレイン電極8にAlを
例にとり説明する。まず、p−Si基板表面にAsの低
濃度イオン注入によりn−Si層を形成し、その上に熱
酸化によりSiO2を形成する。次に、ポリシリコンの
ゲート電極を堆積し、このポリシリコンおよびSiO2
をゲート形状に加工する。その後、ゲート領域を挟みp
−Si基板表面にBの高濃度イオン注入によりp+−S
i領域、Asの高濃度イオン注入によりn+−Si領域
を形成する。最後に、p+−Siおよびn+−Si表面
にAlによるソース電極およびドレイン電極を形成して
トランジスタを完成させる。
程について、基板1にp−Si、第1の半導体2にp+
−Si、第2の半導体3にn−Si、第3の半導体4に
n+Si、絶縁層5にSiO2、ゲート電極6にn型ポ
リシリコン、ソース電極7及びドレイン電極8にAlを
例にとり説明する。まず、p−Si基板表面にAsの低
濃度イオン注入によりn−Si層を形成し、その上に熱
酸化によりSiO2を形成する。次に、ポリシリコンの
ゲート電極を堆積し、このポリシリコンおよびSiO2
をゲート形状に加工する。その後、ゲート領域を挟みp
−Si基板表面にBの高濃度イオン注入によりp+−S
i領域、Asの高濃度イオン注入によりn+−Si領域
を形成する。最後に、p+−Siおよびn+−Si表面
にAlによるソース電極およびドレイン電極を形成して
トランジスタを完成させる。
【0006】このトランジスタにおいて、ソース電極7
をアース電位とし、ゲート電極6には電圧を印加せず、
ドレイン電極8に正の電圧を印加すると、第1の半導体
(p+−Si)2と第2の半導体(n−Si)3間が逆
方向バイアスになり電流は流れない。このときn−Si
側に空乏層が長く伸びている。さて、ゲート電極6に大
きな正の電圧を印加すると、第2の半導体(n−Si)
3の表面(絶縁層(SiO2)との界面)の電位が低下
し、そこでは電子濃度が非常に大きい縮退した状態が実
現される。このため、第2の半導体(n−Si)3の表
面と第1の半導体(p+−Si)2とは江崎ダイオード
(トンネルダイオード)と同様の接合を形成し、そこに
トンネル電流が流れるようになる。また、ゲート電極6
に大きな負の電圧を印加すると第2の半導体3の表面は
反転して疑似的にp+−Siとなり、こんどは第3の半
導体(n+−Si)4との間に江崎ダイオードを形成し
てトンネル電流が流れる。このようにゲート電極6に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
をアース電位とし、ゲート電極6には電圧を印加せず、
ドレイン電極8に正の電圧を印加すると、第1の半導体
(p+−Si)2と第2の半導体(n−Si)3間が逆
方向バイアスになり電流は流れない。このときn−Si
側に空乏層が長く伸びている。さて、ゲート電極6に大
きな正の電圧を印加すると、第2の半導体(n−Si)
3の表面(絶縁層(SiO2)との界面)の電位が低下
し、そこでは電子濃度が非常に大きい縮退した状態が実
現される。このため、第2の半導体(n−Si)3の表
面と第1の半導体(p+−Si)2とは江崎ダイオード
(トンネルダイオード)と同様の接合を形成し、そこに
トンネル電流が流れるようになる。また、ゲート電極6
に大きな負の電圧を印加すると第2の半導体3の表面は
反転して疑似的にp+−Siとなり、こんどは第3の半
導体(n+−Si)4との間に江崎ダイオードを形成し
てトンネル電流が流れる。このようにゲート電極6に印
加する電圧によりドレイン電流が制御され、トランジス
タ動作が実現される。
【0007】
【発明が解決しようとする課題】ここで説明した動作原
理から明らかなように、このデバイスでは第2の半導体
の表面と第1の半導体の表面間または第2の半導体の表
面と第3の半導体の表面間に不純物ドーピング濃度の急
峻な変化が必要であり、また第1及び第3の半導体の表
面は高濃度に不純物を含み縮退していることが重要であ
る。しかし、従来の構造及び製造方法では、これらの半
導体層を形成するのにイオン注入を用いなければならな
いため、イオンの広がりを避けることができず、急峻な
ドーピングプロファイルを有する層の形成は困難であっ
た。このため、ドレインまたはゲートに印加する電圧で
トンネル接合部が移動し、急峻な立ち上がりの電流−電
圧特性の実現が困難であった。
理から明らかなように、このデバイスでは第2の半導体
の表面と第1の半導体の表面間または第2の半導体の表
面と第3の半導体の表面間に不純物ドーピング濃度の急
峻な変化が必要であり、また第1及び第3の半導体の表
面は高濃度に不純物を含み縮退していることが重要であ
る。しかし、従来の構造及び製造方法では、これらの半
導体層を形成するのにイオン注入を用いなければならな
いため、イオンの広がりを避けることができず、急峻な
ドーピングプロファイルを有する層の形成は困難であっ
た。このため、ドレインまたはゲートに印加する電圧で
トンネル接合部が移動し、急峻な立ち上がりの電流−電
圧特性の実現が困難であった。
【0008】本発明の目的は、従来のトンネルトランジ
スタの有する欠点を除去し、急峻な立ち上がりの電流−
電圧特性を実現できるトンネルトランジスタ及びその製
造方法を提供することにある。
スタの有する欠点を除去し、急峻な立ち上がりの電流−
電圧特性を実現できるトンネルトランジスタ及びその製
造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上の一部に、一導電型を有する縮退した
第1の半導体と、縮退していない第2の半導体と、前記
第1の半導体と反対の導電型を有し縮退した第3の半導
体との積層構造を有し、少なくとも前記第2の半導体の
露出表面に、前記第2の半導体よりも禁止帯幅が広い材
料からなる絶縁層とこの絶縁層上の電極とを有し、前記
第1の半導体と第3の半導体にそれぞれオーミック接合
を形成する1対の電極を有することを特徴としている。
ジスタは、基板上の一部に、一導電型を有する縮退した
第1の半導体と、縮退していない第2の半導体と、前記
第1の半導体と反対の導電型を有し縮退した第3の半導
体との積層構造を有し、少なくとも前記第2の半導体の
露出表面に、前記第2の半導体よりも禁止帯幅が広い材
料からなる絶縁層とこの絶縁層上の電極とを有し、前記
第1の半導体と第3の半導体にそれぞれオーミック接合
を形成する1対の電極を有することを特徴としている。
【0010】本発明のトンネルトランジスタの製造方法
は、基板上に、一導電型を有する縮退した第1の半導体
と、縮退していない第2の半導体と、第1の半導体と反
対の導電型を有し縮退した第3の半導体とを積層し、エ
ッチングにより第2の半導体の一部を露出させ、露出表
面に第2の半導体よりも禁止帯幅が広い材料からなる絶
縁層を堆積し、第2の半導体の露出表面の絶縁層上にゲ
ート電極を形成し、第1の半導体と第3の半導体にそれ
ぞれソース電極,ドレイン電極を形成することを特徴と
している。
は、基板上に、一導電型を有する縮退した第1の半導体
と、縮退していない第2の半導体と、第1の半導体と反
対の導電型を有し縮退した第3の半導体とを積層し、エ
ッチングにより第2の半導体の一部を露出させ、露出表
面に第2の半導体よりも禁止帯幅が広い材料からなる絶
縁層を堆積し、第2の半導体の露出表面の絶縁層上にゲ
ート電極を形成し、第1の半導体と第3の半導体にそれ
ぞれソース電極,ドレイン電極を形成することを特徴と
している。
【0011】
【作用】本発明のトンネルトランジスタにおいては、高
濃度で急峻な不純物プロファイルを有する半導体表面の
形成ができるため、電圧印加によるトンネル接合部の移
動が起こらず、急峻な立ち上がりの電流−電圧特性を実
現することが可能となる。
濃度で急峻な不純物プロファイルを有する半導体表面の
形成ができるため、電圧印加によるトンネル接合部の移
動が起こらず、急峻な立ち上がりの電流−電圧特性を実
現することが可能となる。
【0012】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【0013】図1は本発明の実施例の層構造を示す模式
図である。図1において図3と同じ記号は図3と同等物
で同一機能を果たすものである。本実施例においては、
基板1上に第1の半導体2,第2の半導体3および第3
の半導体4が層構造として形成されている。ゲート絶縁
膜5およびゲート電極6はこれらの層構造の一部露出し
た表面に形成されている。ソース電極7は露出した第2
の半導体3の表面に、ドレイン電極8は第3の電極表面
に形成されている。このような構造のため、第1の半導
体2と第3の半導体4は結晶成長によって形成すること
が可能であり、高濃度で急峻なドーピング分布が容易に
実現できる。
図である。図1において図3と同じ記号は図3と同等物
で同一機能を果たすものである。本実施例においては、
基板1上に第1の半導体2,第2の半導体3および第3
の半導体4が層構造として形成されている。ゲート絶縁
膜5およびゲート電極6はこれらの層構造の一部露出し
た表面に形成されている。ソース電極7は露出した第2
の半導体3の表面に、ドレイン電極8は第3の電極表面
に形成されている。このような構造のため、第1の半導
体2と第3の半導体4は結晶成長によって形成すること
が可能であり、高濃度で急峻なドーピング分布が容易に
実現できる。
【0014】図2(A)〜(D)は本実施例の製造方法
を示す製造工程図である。(A)は基板上に第1の半導
体,第2の半導体および第3の半導体を積層する工程、
(B)はエッチングにより第2の半導体の側面を露出さ
せる工程、(C)は第2の半導体の側面に絶縁層および
ゲート電極を堆積する工程、(D)は第1の半導体およ
び第2の半導体の表面にソース電極およびドレイン電極
を形成する工程である。この本実施例の製造方法につい
て、基板1に半絶縁性GaAs、第1の半導体2にアン
ドープGaAs、第2の半導体3にn−−GaAs、第
3の半導体4にp+−GaAs、絶縁膜5にアンドープ
Al0.5Ga0.5As、ゲート電極6にAl、ソー
ス電極7にAuGe、ドレイン電極8にAuZnを用い
て説明する。
を示す製造工程図である。(A)は基板上に第1の半導
体,第2の半導体および第3の半導体を積層する工程、
(B)はエッチングにより第2の半導体の側面を露出さ
せる工程、(C)は第2の半導体の側面に絶縁層および
ゲート電極を堆積する工程、(D)は第1の半導体およ
び第2の半導体の表面にソース電極およびドレイン電極
を形成する工程である。この本実施例の製造方法につい
て、基板1に半絶縁性GaAs、第1の半導体2にアン
ドープGaAs、第2の半導体3にn−−GaAs、第
3の半導体4にp+−GaAs、絶縁膜5にアンドープ
Al0.5Ga0.5As、ゲート電極6にAl、ソー
ス電極7にAuGe、ドレイン電極8にAuZnを用い
て説明する。
【0015】まず、結晶成長方法に分子線エピタキシー
(MBE,Molecular Beam Epi
taxy)を用い基板温度520℃において、GaAs
基板上に5000オングストロームのn+−GaAs(
Si=6×1018cm−3),2000オングストロ
ームのアンドープGaAs、3000オングストローム
のp+ −GaAs(Be=5×1019cm−3)を
成長する。次にリソグラフィとエッチングによりドレイ
ン領域をメサ形状に残し、n+−GaAsの一部を露出
させる。有機洗浄によるクリーニングを行った後、再び
基板をMBE装置に導入し、形成した構造表面に500
オングストロームのアンドープAl0.5Ga0.5A
sを再成長させる。MBE装置から取り出した後、Al
を蒸着し、AlおよびAl0.5Ga0.5As層をゲ
ート電極形状にエッチングする。リフトオフによりAu
Geをn+−GaAsに形成し、アロイすることでソー
ス電極とする。最後に、リフトオフによりドレイン電極
であるAuZnをp+−GaAs上に形成し、トンネル
トランジスタ構造の作製を完了する。
(MBE,Molecular Beam Epi
taxy)を用い基板温度520℃において、GaAs
基板上に5000オングストロームのn+−GaAs(
Si=6×1018cm−3),2000オングストロ
ームのアンドープGaAs、3000オングストローム
のp+ −GaAs(Be=5×1019cm−3)を
成長する。次にリソグラフィとエッチングによりドレイ
ン領域をメサ形状に残し、n+−GaAsの一部を露出
させる。有機洗浄によるクリーニングを行った後、再び
基板をMBE装置に導入し、形成した構造表面に500
オングストロームのアンドープAl0.5Ga0.5A
sを再成長させる。MBE装置から取り出した後、Al
を蒸着し、AlおよびAl0.5Ga0.5As層をゲ
ート電極形状にエッチングする。リフトオフによりAu
Geをn+−GaAsに形成し、アロイすることでソー
ス電極とする。最後に、リフトオフによりドレイン電極
であるAuZnをp+−GaAs上に形成し、トンネル
トランジスタ構造の作製を完了する。
【0016】この製造方法により作製されたトンネルト
ランジスタの構造においては、絶縁膜下のドーピングの
種類や濃度の異なる第1の半導体2,第2の半導体3及
び第3の半導体4が結晶成長により層構造として形成さ
れているため、急峻なドーピング分布が容易に実現でき
る。このため、従来構造よりも急峻な立ち上がりの電流
−電圧特性を実現することができた。
ランジスタの構造においては、絶縁膜下のドーピングの
種類や濃度の異なる第1の半導体2,第2の半導体3及
び第3の半導体4が結晶成長により層構造として形成さ
れているため、急峻なドーピング分布が容易に実現でき
る。このため、従来構造よりも急峻な立ち上がりの電流
−電圧特性を実現することができた。
【0017】以上の本発明の実施例では、ゲート電極形
成部がメサ構造のものしか示さなかったが、ここが垂直
あるいは逆メサ構造であってもかまわない。また、結晶
成長方法としてMBEしか示さなかったが、MOCVD
(Metal Organic Chemical
Vapor Deposition)法など他の
方法でも良い。第1から第3の半導体としてGaAsし
か示さなかったが、これらの層はSi,Ge,InP,
InGaAs,GaSb,InAsなど他の半導体でも
本発明が適用できることは明かである。また、これらの
半導体層はホモ接合だけではなくヘテロ接合でも良い。 ここでは絶縁層として半導体を用いたが、SiO2,S
i3N4などの絶縁体であっても良く、その堆積方法は
CVD法やスパッタ法などでも良いことは言うまでもな
い。
成部がメサ構造のものしか示さなかったが、ここが垂直
あるいは逆メサ構造であってもかまわない。また、結晶
成長方法としてMBEしか示さなかったが、MOCVD
(Metal Organic Chemical
Vapor Deposition)法など他の
方法でも良い。第1から第3の半導体としてGaAsし
か示さなかったが、これらの層はSi,Ge,InP,
InGaAs,GaSb,InAsなど他の半導体でも
本発明が適用できることは明かである。また、これらの
半導体層はホモ接合だけではなくヘテロ接合でも良い。 ここでは絶縁層として半導体を用いたが、SiO2,S
i3N4などの絶縁体であっても良く、その堆積方法は
CVD法やスパッタ法などでも良いことは言うまでもな
い。
【0018】
【発明の効果】本発明のトンネルトランジスタの構造及
びその製造方法により、急峻な立ち上がりの電流−電圧
特性を実現することができ、低電圧動作が可能になる。
びその製造方法により、急峻な立ち上がりの電流−電圧
特性を実現することができ、低電圧動作が可能になる。
【図1】本発明のトンネルトランジスタの実施例を示す
構造図である。
構造図である。
【図2】本発明のトンネルトランジスタの製造方法の実
施例を示す製造工程図である。
施例を示す製造工程図である。
【図3】従来のトンネルトランジスタの構造図である。
【図4】従来の製造工程図である。
1 基板
2 第1の半導体
3 第2の半導体
4 第3の半導体
5 絶縁層
6 ゲート電極
7 ソース電極
8 ドレイン電極
Claims (2)
- 【請求項1】基板上の一部に、一導電型を有する縮退し
た第1の半導体と、縮退していない第2の半導体と、前
記第1の半導体と反対の導電型を有し縮退した第3の半
導体との積層構造を有し、少なくとも前記第2の半導体
の露出表面に、前記第2の半導体よりも禁止帯幅が広い
材料からなる絶縁層とこの絶縁層上の電極とを有し、前
記第1の半導体と第3の半導体にそれぞれオーミック接
合を形成する1対の電極を有することを特徴とするトン
ネルトランジスタ。 - 【請求項2】基板上に、一導電型を有する縮退した第1
の半導体と、縮退していない第2の半導体と、第1の半
導体と反対の導電型を有し縮退した第3の半導体とを積
層し、エッチングにより第2の半導体の一部を露出させ
、露出表面に第2の半導体よりも禁止帯幅が広い材料か
らなる絶縁層を堆積し、第2の半導体の露出表面の絶縁
層上にゲート電極を形成し、第1の半導体と第3の半導
体にそれぞれソース電極,ドレイン電極を形成すること
を特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3119545A JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3119545A JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JPH04277680A true JPH04277680A (ja) | 1992-10-02 |
JP2701583B2 JP2701583B2 (ja) | 1998-01-21 |
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ID=14763959
Family Applications (1)
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JP3119545A Expired - Lifetime JP2701583B2 (ja) | 1991-03-05 | 1991-03-05 | トンネルトランジスタ及びその製造方法 |
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Country | Link |
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JP (1) | JP2701583B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05175494A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | トンネルトランジスタ |
JPH07231085A (ja) * | 1994-02-18 | 1995-08-29 | Nec Corp | トンネルトランジスタおよびその製造方法 |
JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
JP2013201386A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | スピントランジスタおよびメモリ |
JP2014013893A (ja) * | 2012-06-15 | 2014-01-23 | Imec | トンネル電界効果トランジスタデバイスおよびそのデバイスの製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
JPS5896766A (ja) * | 1981-12-03 | 1983-06-08 | Nec Corp | 半導体装置 |
-
1991
- 1991-03-05 JP JP3119545A patent/JP2701583B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
JPS5896766A (ja) * | 1981-12-03 | 1983-06-08 | Nec Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05175494A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | トンネルトランジスタ |
JPH07231085A (ja) * | 1994-02-18 | 1995-08-29 | Nec Corp | トンネルトランジスタおよびその製造方法 |
JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
JP2013201386A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | スピントランジスタおよびメモリ |
JP2014013893A (ja) * | 2012-06-15 | 2014-01-23 | Imec | トンネル電界効果トランジスタデバイスおよびそのデバイスの製造方法 |
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Publication number | Publication date |
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JP2701583B2 (ja) | 1998-01-21 |
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