JP2710312B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波・超高速な半導体装置、特に電界効
果トランジスタ（FET）に関する。 〔発明が解決しようとする問題点〕 InPやGaInAs等、Inを含む化合物半導体は電子速度が
大きく、超高周波・超高速デバイス材料として注目され
ている。しかしながら、これら結晶のｎ型層を用いてFE
Tを作成する場合、ショットキゲートのバリア高さが0.3
〜0.4Vと低いため、ゲートリーク電流が大きく、耐圧が
小さい欠点がある。またｐ−ｎ接合型のゲートでは、接
合深さの制御および微細化が難しく、かつフリンジング
容量等、寄生容量の大きい難点があった。 本発明の目的は、かかるゲートに関する諸問題を解決
したInを含む化合物半導体を用いた半導体装置を提供す
ることにある。 〔問題点を解決するための手段〕 本発明は、半絶縁性InP基板と、前記半絶縁性InP基板
上に形成したｎ型InP層からなるｎ型能動層と、前記ｎ
型能動層上に形成したソース電極,p型AlGaAsゲート、及
びドレイン電極と、前記ｐ型AlGaAsゲート上に形成した
ゲート電極とを備えることを特徴とする半導体装置であ
る。 または半絶縁性InP基板と、前記半絶縁性InP基板上に
形成したｎ型InAs層からなるｎ型能動層と、前記ｎ型能
動層上に形成したソース電極、ｐ型AlGaAsゲート、及び
ドレイン電極と、前記ｐ型AlGaAsゲート上に形成したゲ
ート電極とを備えることを特徴とする半導体装置であ
る。 〔作用〕 第１図は本発明による半導体装置の例として、FETの
場合の基本構造断面図である。11は半絶縁性InP基板、1
2はｎ−InP能動層、13はP+−AlGaAsゲート、14はゲート
電極、15,16はソース電極およびドレイン電極である。 第２図に、このFETの熱平衡時のゲート下におけるバ
ンド状態図を示す。図中、Ecは伝導帯、Evは価電子帯、
EFはフェルミレベルをそれぞれ示している。 本発明によれば、InPと格子整合せず従来用いられな
かったｐ型AlGaAsを用いることによりゲートの障壁高さ
を極めて高くできる。なぜならば、AlGaAsとInPとの電
子親和力差ΔEcが大きく、ｐ−ｎ接合の拡散電位差Vbi
に加えてこの電子親和力差によって、さらに障壁が高く
なるからである。例えばAl組成0.3のAlGaAsを用いれ
ば、電子親和力差ΔEcは〜0.7eV,p−ｎ接合の拡散電位
差Vbiは〜1.3Vであり、障壁高さは実に2.0eVと高くな
る。さらにAl組成を増やせば、障壁はより高くなる。 ここでInPに対する格子の不整合性の度合い、およびI
nPとの電子親和力差の兼ね合いでAlGaAs層をゲートに用
いる効果は大きい。つまり障壁を高くできる電子親和力
差の大きい材料では、格子不整合性が大きく結晶の質を
低下させ、反対にInPに格子整合する材料では、電子親
和力差が小さく、障壁もそれほど高くならないからであ
る。さらにAlGaAsで、Al組成を増やしても格子の不整合
性が大きくならないことも長所である。またAlGaAsはIn
Pとの選択加工性も良く、これを利用すれば、ゲートの
微細化、FET製作プロセスも簡単である。また能動層
に、InPよりさらに電子親和力の大きいGaInAsを用いた
場合にはゲートの障壁はさらに高くなる。 〔実施例〕 以下、第３図の製造プロセスの図を参照しつつ一実施
例であるFETについて説明する。 半絶縁性InP基板11にSi+の選択イオン注入（加速電圧
70kV,ドーズ２×1012cm-2）および750℃のアニールによ
りｎ型能動層12を形成する（第３図（ａ））。 次いで、分子線エピタキシ法にて、真空中表面クリー
ニング後、BeドープP+−Al0.3Ga0.7AS層21を1000Å成長
する（第３図（ｂ）参照）。ドーピングは２×1019cm-3
である。 次いで、ゲートメタルとして3000ÅのAlを蒸着し、ソ
ースおよびドレインを開口するレジストマスク22を形成
し、Alをエッチング，サイドエッチングしてゲート電極
14を形成する（第３図（ｃ））。 次いで、H3PO4とH2O2とで成るエッチング液によりP+
−AlGaAs層21を選択エッチングして、P+−AlGaAsゲート
13を形成する（第３図（ｄ））。 次いで、レジストマスク22をリフトオフのマスクとし
て用い、Au−Ge−Niを蒸着，熱処理して、ソース電極15
およびドレイン電極16を形成する（第３図（ｅ））。 以上のように本実施例では、結晶成長自体が簡単にな
るとともに製造プロセスも簡単であり、特にセルフアラ
インで極めて微細なゲートを形成できる。 本実施例のFETは、極めてゲートリークが小さく、か
つゲート耐圧が大きくなり、特に＋電圧として2Vまで印
加することができた。 〔発明の効果〕 以上説明したように本発明によれば、Inを含む化合物
半導体のｎ型層をチャネルとする高性能な超高周波超高
速素子が実現でき、またOEIC等にも活用でき、通信装置
の高性能化に貢献することが大である。
果トランジスタ（FET）に関する。 〔発明が解決しようとする問題点〕 InPやGaInAs等、Inを含む化合物半導体は電子速度が
大きく、超高周波・超高速デバイス材料として注目され
ている。しかしながら、これら結晶のｎ型層を用いてFE
Tを作成する場合、ショットキゲートのバリア高さが0.3
〜0.4Vと低いため、ゲートリーク電流が大きく、耐圧が
小さい欠点がある。またｐ−ｎ接合型のゲートでは、接
合深さの制御および微細化が難しく、かつフリンジング
容量等、寄生容量の大きい難点があった。 本発明の目的は、かかるゲートに関する諸問題を解決
したInを含む化合物半導体を用いた半導体装置を提供す
ることにある。 〔問題点を解決するための手段〕 本発明は、半絶縁性InP基板と、前記半絶縁性InP基板
上に形成したｎ型InP層からなるｎ型能動層と、前記ｎ
型能動層上に形成したソース電極,p型AlGaAsゲート、及
びドレイン電極と、前記ｐ型AlGaAsゲート上に形成した
ゲート電極とを備えることを特徴とする半導体装置であ
る。 または半絶縁性InP基板と、前記半絶縁性InP基板上に
形成したｎ型InAs層からなるｎ型能動層と、前記ｎ型能
動層上に形成したソース電極、ｐ型AlGaAsゲート、及び
ドレイン電極と、前記ｐ型AlGaAsゲート上に形成したゲ
ート電極とを備えることを特徴とする半導体装置であ
る。 〔作用〕 第１図は本発明による半導体装置の例として、FETの
場合の基本構造断面図である。11は半絶縁性InP基板、1
2はｎ−InP能動層、13はP+−AlGaAsゲート、14はゲート
電極、15,16はソース電極およびドレイン電極である。 第２図に、このFETの熱平衡時のゲート下におけるバ
ンド状態図を示す。図中、Ecは伝導帯、Evは価電子帯、
EFはフェルミレベルをそれぞれ示している。 本発明によれば、InPと格子整合せず従来用いられな
かったｐ型AlGaAsを用いることによりゲートの障壁高さ
を極めて高くできる。なぜならば、AlGaAsとInPとの電
子親和力差ΔEcが大きく、ｐ−ｎ接合の拡散電位差Vbi
に加えてこの電子親和力差によって、さらに障壁が高く
なるからである。例えばAl組成0.3のAlGaAsを用いれ
ば、電子親和力差ΔEcは〜0.7eV,p−ｎ接合の拡散電位
差Vbiは〜1.3Vであり、障壁高さは実に2.0eVと高くな
る。さらにAl組成を増やせば、障壁はより高くなる。 ここでInPに対する格子の不整合性の度合い、およびI
nPとの電子親和力差の兼ね合いでAlGaAs層をゲートに用
いる効果は大きい。つまり障壁を高くできる電子親和力
差の大きい材料では、格子不整合性が大きく結晶の質を
低下させ、反対にInPに格子整合する材料では、電子親
和力差が小さく、障壁もそれほど高くならないからであ
る。さらにAlGaAsで、Al組成を増やしても格子の不整合
性が大きくならないことも長所である。またAlGaAsはIn
Pとの選択加工性も良く、これを利用すれば、ゲートの
微細化、FET製作プロセスも簡単である。また能動層
に、InPよりさらに電子親和力の大きいGaInAsを用いた
場合にはゲートの障壁はさらに高くなる。 〔実施例〕 以下、第３図の製造プロセスの図を参照しつつ一実施
例であるFETについて説明する。 半絶縁性InP基板11にSi+の選択イオン注入（加速電圧
70kV,ドーズ２×1012cm-2）および750℃のアニールによ
りｎ型能動層12を形成する（第３図（ａ））。 次いで、分子線エピタキシ法にて、真空中表面クリー
ニング後、BeドープP+−Al0.3Ga0.7AS層21を1000Å成長
する（第３図（ｂ）参照）。ドーピングは２×1019cm-3
である。 次いで、ゲートメタルとして3000ÅのAlを蒸着し、ソ
ースおよびドレインを開口するレジストマスク22を形成
し、Alをエッチング，サイドエッチングしてゲート電極
14を形成する（第３図（ｃ））。 次いで、H3PO4とH2O2とで成るエッチング液によりP+
−AlGaAs層21を選択エッチングして、P+−AlGaAsゲート
13を形成する（第３図（ｄ））。 次いで、レジストマスク22をリフトオフのマスクとし
て用い、Au−Ge−Niを蒸着，熱処理して、ソース電極15
およびドレイン電極16を形成する（第３図（ｅ））。 以上のように本実施例では、結晶成長自体が簡単にな
るとともに製造プロセスも簡単であり、特にセルフアラ
インで極めて微細なゲートを形成できる。 本実施例のFETは、極めてゲートリークが小さく、か
つゲート耐圧が大きくなり、特に＋電圧として2Vまで印
加することができた。 〔発明の効果〕 以上説明したように本発明によれば、Inを含む化合物
半導体のｎ型層をチャネルとする高性能な超高周波超高
速素子が実現でき、またOEIC等にも活用でき、通信装置
の高性能化に貢献することが大である。
【図面の簡単な説明】
第１図は本発明による半導体装置の基本構造断面図、
第２図は第１図のFETのゲート下におけるバンドダイヤ
グラムを示す図、 第３図は本発明による半導体装置の製作プロセスの例を
示す図である。 11……InP基板 12……ｎ−InP層 13……P+−AlGaAsゲート 14……ゲート電極 15……ソース電極 16……ドレイン電極 21……P+−AlGaAs層 22……レジストマスク EC……伝導帯 EV……価電子帯 EF……フェルミレベル
グラムを示す図、 第３図は本発明による半導体装置の製作プロセスの例を
示す図である。 11……InP基板 12……ｎ−InP層 13……P+−AlGaAsゲート 14……ゲート電極 15……ソース電極 16……ドレイン電極 21……P+−AlGaAs層 22……レジストマスク EC……伝導帯 EV……価電子帯 EF……フェルミレベル
フロントページの続き
(72)発明者 笠原 健資
東京都港区芝５丁目33番１号 日本電気
株式会社内
(56)参考文献 特開 昭61−204983（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．半絶縁性InP基板と、前記半絶縁性InP基板上に形成
したｎ型InP層からなるｎ型能動層と、前記ｎ型能動層
上に形成したソース電極,p型AlGaAsゲート、及びドレイ
ン電極と、前記ｐ型AlGaAsゲート上に形成したゲート電
極とを備えることを特徴とする半導体装置。 ２．半絶縁性InP基板と、前記半絶縁性InP基板上に形成
したｎ型GaInAs層からなるｎ型能動層と、前記ｎ型能動
層上に形成したソース電極,p型AlGaAsゲート、及びドレ
イン電極と、前記ｐ型AlGaAsゲート上に形成したゲート
電極とを備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115903A JP2710312B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115903A JP2710312B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281474A JPS63281474A (ja) | 1988-11-17 |
| JP2710312B2 true JP2710312B2 (ja) | 1998-02-10 |
Family
ID=14674063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115903A Expired - Fee Related JP2710312B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710312B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336626A (en) * | 1992-03-18 | 1994-08-09 | Samsung Electronics Co., Ltd. | Method of manufacturing a MESFET with an epitaxial void |
| JP2006196552A (ja) * | 2005-01-11 | 2006-07-27 | Toyota Central Res & Dev Lab Inc | 接合型電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204983A (ja) * | 1985-03-08 | 1986-09-11 | Hitachi Ltd | 電界効果トランジスタ |
-
1987
- 1987-05-14 JP JP62115903A patent/JP2710312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281474A (ja) | 1988-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |