JP2659181B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2659181B2 JP2659181B2 JP61105944A JP10594486A JP2659181B2 JP 2659181 B2 JP2659181 B2 JP 2659181B2 JP 61105944 A JP61105944 A JP 61105944A JP 10594486 A JP10594486 A JP 10594486A JP 2659181 B2 JP2659181 B2 JP 2659181B2
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- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 12
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超高周波、超高速な半導体装置、特に電界効
果トランジスタ（FET）に関する。
果トランジスタ（FET）に関する。
（従来技術） InPまたはGaInAsは、電子速度の大きいことのために
超高周波、高速デバイス材料として注目されている。ま
たこの材料は金属−絶縁膜−半導体FET（MISFET）すな
わち絶縁ゲートFET動作が可能であり、前記デバイスと
してMISFETが試作されている。ここでゲート絶縁膜とし
て、CVDのSiO2やAlO2等様々なものが試みられている。
超高周波、高速デバイス材料として注目されている。ま
たこの材料は金属−絶縁膜−半導体FET（MISFET）すな
わち絶縁ゲートFET動作が可能であり、前記デバイスと
してMISFETが試作されている。ここでゲート絶縁膜とし
て、CVDのSiO2やAlO2等様々なものが試みられている。
（発明が解決しようとする問題点） しかしながら、このようなSiO2とInPの界面特性は十
分良いものではなく、特に界面トラップが極めて多く、
チャネル電子がこのトラップにとらえれて、動作電流が
ドリフトを起こす問題が実用化のさまたげになってい
る。
分良いものではなく、特に界面トラップが極めて多く、
チャネル電子がこのトラップにとらえれて、動作電流が
ドリフトを起こす問題が実用化のさまたげになってい
る。
本発明の目的は、InP層またはGaInAs層を電子チャネ
ルとするMIS型半導体装置におけるかかる界面特性の諸
問題を解決する手段を提供することにある。
ルとするMIS型半導体装置におけるかかる界面特性の諸
問題を解決する手段を提供することにある。
（問題点を解決するための手段） 本発明によれば、InP層またはGaInAs層を電子チャネ
ルとする半導体装置において、該チャネル層の表面側に
アンドープのAlGaAsエピタキシャル結晶層を設け、その
上に金属ゲート電極を設けたことを特徴とするMIS型の
半導体装置が得られる。
ルとする半導体装置において、該チャネル層の表面側に
アンドープのAlGaAsエピタキシャル結晶層を設け、その
上に金属ゲート電極を設けたことを特徴とするMIS型の
半導体装置が得られる。
（作用） 第１図は本発明による半導体装置の例としてMISFETの
場合の基本構造断面図である。11は半導体性InP基板、1
2はチャネルとなるアンドープInP層、13はアンドープAl
GaAs層、14、15はn+−InPソース、ドレイン領域、16、1
7、18はそれぞれゲート電極、ソース電極、ドレイン電
極である。第２図はゲート下におけるバンドダイヤグラ
ムであり、（ａ）はゲート無バイアス時、（ｂ）はゲー
ト正電圧を印加した場合である。本発明の作用効果は以
下の様である。
場合の基本構造断面図である。11は半導体性InP基板、1
2はチャネルとなるアンドープInP層、13はアンドープAl
GaAs層、14、15はn+−InPソース、ドレイン領域、16、1
7、18はそれぞれゲート電極、ソース電極、ドレイン電
極である。第２図はゲート下におけるバンドダイヤグラ
ムであり、（ａ）はゲート無バイアス時、（ｂ）はゲー
ト正電圧を印加した場合である。本発明の作用効果は以
下の様である。
AlGaAsとして、例えばAl組成比0.3のものを用いれば
該AlGaAs層はInPの表面チャネルの電子に対して、約0.7
eVの高い障壁となり、かつ、ゲート電極に対しても1eV
程度の高い障壁をなす。かつアンドープのAlGaAs層の抵
抗は高く、本構造はほぼMIS構造と等価である。かつAlG
aAs/InP界面はエピタキシャル成長されたヘテロ接合で
あるため、界面準位密度は小さく、良好である。すなわ
ち、本構造はAlGaAsとInPとの大きな電子親和力差、該
界面の良好さによって、電子蓄積量の大きく、かつ高品
質な、すなわち最大電流の大きいInP電子チャネルを形
成できると共に、ゲート耐圧の大きく、リーク電流の小
さい特性をもたらすものである。なおInPに対する格子
不整合の度合い、およびInPおよびゲート電極に対する
障壁の高さの兼ね合いで、AlGaAs層を障壁層とする効果
は大きい。つまり、障壁を高くできるバンドギャップの
大きい材料では格子不整合性が大きく、ヘテロ接合界面
の特性を劣化させ、反対にInPに格子整合する材料で
は、電子親和力差が小さく障壁が低いからである。さら
にAlxGal-xAsではAlAs組成比ｘを増加させることにより
格子不整合性は大きくせずに障壁の高くできるので、ゲ
ートリーク電流の減少をはかることができる。
該AlGaAs層はInPの表面チャネルの電子に対して、約0.7
eVの高い障壁となり、かつ、ゲート電極に対しても1eV
程度の高い障壁をなす。かつアンドープのAlGaAs層の抵
抗は高く、本構造はほぼMIS構造と等価である。かつAlG
aAs/InP界面はエピタキシャル成長されたヘテロ接合で
あるため、界面準位密度は小さく、良好である。すなわ
ち、本構造はAlGaAsとInPとの大きな電子親和力差、該
界面の良好さによって、電子蓄積量の大きく、かつ高品
質な、すなわち最大電流の大きいInP電子チャネルを形
成できると共に、ゲート耐圧の大きく、リーク電流の小
さい特性をもたらすものである。なおInPに対する格子
不整合の度合い、およびInPおよびゲート電極に対する
障壁の高さの兼ね合いで、AlGaAs層を障壁層とする効果
は大きい。つまり、障壁を高くできるバンドギャップの
大きい材料では格子不整合性が大きく、ヘテロ接合界面
の特性を劣化させ、反対にInPに格子整合する材料で
は、電子親和力差が小さく障壁が低いからである。さら
にAlxGal-xAsではAlAs組成比ｘを増加させることにより
格子不整合性は大きくせずに障壁の高くできるので、ゲ
ートリーク電流の減少をはかることができる。
以上にInP上のAlGaAsについて説明したが、GaInAs上
のAlGaAsについても同様な作用がある。GaInAsとAlGaAs
との伝導帯不連続量は0.7eVとInPの場合より大きく、チ
ャネルであるGaInAsの電子にとって高い障壁となり、ゲ
ート耐圧の向上と電子の高い閉じこめ効果が得られる。
またAlGaAsはInPとの選択加工も良く、かつ物理化学的
に安定な材料であるメリットもある。
のAlGaAsについても同様な作用がある。GaInAsとAlGaAs
との伝導帯不連続量は0.7eVとInPの場合より大きく、チ
ャネルであるGaInAsの電子にとって高い障壁となり、ゲ
ート耐圧の向上と電子の高い閉じこめ効果が得られる。
またAlGaAsはInPとの選択加工も良く、かつ物理化学的
に安定な材料であるメリットもある。
（実施例） InP基板上にn-−InPチャネル層を0.5μｍ成長し、さ
らにゲート絶縁膜としてAl0.3Ga0.7As層を1000Å成長し
たウェハーを用いて、MISFETを製作した。第３図は絶縁
ゲート構造の界面特性を評価するものとしての容量−電
圧（Ｃ−Ｖ）特性の結果を示す。実線が本発明によるも
ので、点線は従来技術の600Åの厚さのCVDSIO2膜をゲー
ト絶縁膜とした場合である。なお容量はゲート絶縁膜容
量で正規化されている。従来技術のSiO2膜ではＣ−Ｖ特
性は極めて大きなヒシテリシスを示し、かつ空乏側の容
量が大きくドリフトしたのに対し、本発明によるもので
はヒシテリシスは極めて小さくドリフトしたのに対し、
本発明によるものではヒシテリシスは極めて小さく、か
つ容量のドリフトはなかった。また本発明ではゲートに
＋4VとMISFETとして十分電圧を印加できた。
らにゲート絶縁膜としてAl0.3Ga0.7As層を1000Å成長し
たウェハーを用いて、MISFETを製作した。第３図は絶縁
ゲート構造の界面特性を評価するものとしての容量−電
圧（Ｃ−Ｖ）特性の結果を示す。実線が本発明によるも
ので、点線は従来技術の600Åの厚さのCVDSIO2膜をゲー
ト絶縁膜とした場合である。なお容量はゲート絶縁膜容
量で正規化されている。従来技術のSiO2膜ではＣ−Ｖ特
性は極めて大きなヒシテリシスを示し、かつ空乏側の容
量が大きくドリフトしたのに対し、本発明によるもので
はヒシテリシスは極めて小さくドリフトしたのに対し、
本発明によるものではヒシテリシスは極めて小さく、か
つ容量のドリフトはなかった。また本発明ではゲートに
＋4VとMISFETとして十分電圧を印加できた。
更にAlxGal-xAsのAlAs組成比ｘを0.4、0.6と増加させ
ることによりゲートリーク電流をｘ＝0.3の時の1/3、1/
20に減らすことができた。
ることによりゲートリーク電流をｘ＝0.3の時の1/3、1/
20に減らすことができた。
なお以上ではチャネルとしてアンドープのn-−InPを
用いた場合について説明したが、上述の様に空乏層の容
量のヒシテリシス、ドリフトがなく、ｎ型ドープのチャ
ネルにも有効であることは明らかである。
用いた場合について説明したが、上述の様に空乏層の容
量のヒシテリシス、ドリフトがなく、ｎ型ドープのチャ
ネルにも有効であることは明らかである。
以上ではInPをチャネルとする構造例にとり説明した
が、図１の12;InPチャネル層を代わりにGaInPAsをチャ
ネル層とし、この上にAlGaAsを設けた構造のMISFETにお
いても、InP同様にＣ−Ｖ特性にヒシテリススやドリフ
トはみられず良好な界面特性を示した。また、ゲート電
圧の高い良好なFET動作を示した。
が、図１の12;InPチャネル層を代わりにGaInPAsをチャ
ネル層とし、この上にAlGaAsを設けた構造のMISFETにお
いても、InP同様にＣ−Ｖ特性にヒシテリススやドリフ
トはみられず良好な界面特性を示した。また、ゲート電
圧の高い良好なFET動作を示した。
（発明の効果） 以上、本発明によればInPあるいはGaInPAsを動作層と
する高性能、高信頼なMISFETが実現でき、マイクロ波、
ミリ波素子および光素子ICへの応用発展が期待できる。
なお以上ではチャネルの半導体としてInPについて説明
したが、InPより電子親和力が大きいGaInAsについても
適用できる。GaInAsはInPより電子親和力が大きいのでA
lGaAsによってより高い障壁が得られ、より大きな効果
が得られる。またFETだけでなくCCD等の表面チャネルデ
バイスにも適用できる。
する高性能、高信頼なMISFETが実現でき、マイクロ波、
ミリ波素子および光素子ICへの応用発展が期待できる。
なお以上ではチャネルの半導体としてInPについて説明
したが、InPより電子親和力が大きいGaInAsについても
適用できる。GaInAsはInPより電子親和力が大きいのでA
lGaAsによってより高い障壁が得られ、より大きな効果
が得られる。またFETだけでなくCCD等の表面チャネルデ
バイスにも適用できる。
第１図および第２図は本発明による半導体装置の一例を
示す図で、それぞれ断面構造図およびエネルギーバンド
ダイヤグラムである。第３図は本発明の実施例の特性
を、従来技術によるものと比較したゲートの容量−電圧
特性である。 ここで、11:InP基板、12:InPチャネル層、13:アンドー
プAlGaAs層、14、15:n+−InP、16:ゲート電極、17:ソー
ス電極、18:ドレイン電極、EC:伝導帯下端、EV:価電子
帯下端、EF:フェルミレベル。
示す図で、それぞれ断面構造図およびエネルギーバンド
ダイヤグラムである。第３図は本発明の実施例の特性
を、従来技術によるものと比較したゲートの容量−電圧
特性である。 ここで、11:InP基板、12:InPチャネル層、13:アンドー
プAlGaAs層、14、15:n+−InP、16:ゲート電極、17:ソー
ス電極、18:ドレイン電極、EC:伝導帯下端、EV:価電子
帯下端、EF:フェルミレベル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊東 朋弘 東京都港区芝５丁目33番１号 日本電気 株式会社内 (56)参考文献 特開 昭51−61265（ＪＰ，Ａ) 特開 昭58−119671（ＪＰ，Ａ)
Claims (1)
- 【請求項１】InP層またはGaInAs層を電子チャネルとす
る半導体装置において、該チャネル層の表面側にアンド
ープのAlGaAsエピタキシャル結晶層を設け、その上に金
属ゲート電極を設けたことを特徴とするMIS型の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105944A JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105944A JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262463A JPS62262463A (ja) | 1987-11-14 |
| JP2659181B2 true JP2659181B2 (ja) | 1997-09-30 |
Family
ID=14420956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105944A Expired - Lifetime JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659181B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111672A (ja) * | 1986-10-30 | 1988-05-16 | Fujitsu Ltd | 電界効果半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161265A (en) * | 1974-11-25 | 1976-05-27 | Handotai Kenkyu Shinkokai | 335 zokukagobutsuhandotaisoshi |
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
1986
- 1986-05-08 JP JP61105944A patent/JP2659181B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62262463A (ja) | 1987-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |