JPS62262463A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62262463A JPS62262463A JP10594486A JP10594486A JPS62262463A JP S62262463 A JPS62262463 A JP S62262463A JP 10594486 A JP10594486 A JP 10594486A JP 10594486 A JP10594486 A JP 10594486A JP S62262463 A JPS62262463 A JP S62262463A
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- 150000001875 compounds Chemical class 0.000 claims abstract description 5
- 239000013078 crystal Substances 0.000 claims abstract description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 7
- 230000004888 barrier function Effects 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
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- 230000005693 optoelectronics Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は超高周波、超高速な半導体装置、特に電界効果
トランジスタ(FET)に関する。
トランジスタ(FET)に関する。
(従来技術)
InP層GaInAs等Inを含む化合物半導体は電子
速度の大きいことのために超高周波、高速デバイス材料
として注目されている。またこの材料は、金属−絶縁膜
一半導体FET(MISFET)すなわち絶縁ゲー)
FBT動作が可能であ)、前記デバイスとしてMISF
ETが試作されている。ここでゲート絶縁膜として、O
VDのSin、+Aノ、01等様々なものが試みられて
いる。
速度の大きいことのために超高周波、高速デバイス材料
として注目されている。またこの材料は、金属−絶縁膜
一半導体FET(MISFET)すなわち絶縁ゲー)
FBT動作が可能であ)、前記デバイスとしてMISF
ETが試作されている。ここでゲート絶縁膜として、O
VDのSin、+Aノ、01等様々なものが試みられて
いる。
(発明が解決しようとする問題点)
しかしながら、このようなりrowとInPの界面特性
は十分良いものでなく、特に界面にトラップが極めて多
く、チャネル電子がこのトラップにとられられて、動作
電流がドリフトを起こす問題が実用化のさまたげになっ
ている。
は十分良いものでなく、特に界面にトラップが極めて多
く、チャネル電子がこのトラップにとられられて、動作
電流がドリフトを起こす問題が実用化のさまたげになっ
ている。
本発明の目的は、Inを含む化合物半導体のMIS型半
導体装置におけるかかる界面特性の諸問題を解決する手
段を提供することにある。
導体装置におけるかかる界面特性の諸問題を解決する手
段を提供することにある。
(問題点を解決するための手段)
本発明によれば、In を含む化合物半導体層を電子チ
ャネルとする半導体装置において、該チャネル層の表面
側にアンドープのA j G a A sエピタキシャ
ル結晶層を設けたことを特徴とする半導体装置が得られ
る。
ャネルとする半導体装置において、該チャネル層の表面
側にアンドープのA j G a A sエピタキシャ
ル結晶層を設けたことを特徴とする半導体装置が得られ
る。
(作用)
第1図は本発明くよる半導体装置の例とじてMI8FE
Tの場合の基本構造断面図である。11は半絶縁性In
P基板、12はチャネルとなるアンドープInP層、1
3はアンドーグAAG a A s層、14.15はn
”−InPソース、ドレイン領域、16゜17.18は
それぞれゲート電極、ソース電極、ドレイン電極である
。第2図はゲート下におけるバンドダイヤグラムであ、
り、(a)はゲート無バイアス時、(b)はゲートに正
電圧を印加した場合である。
Tの場合の基本構造断面図である。11は半絶縁性In
P基板、12はチャネルとなるアンドープInP層、1
3はアンドーグAAG a A s層、14.15はn
”−InPソース、ドレイン領域、16゜17.18は
それぞれゲート電極、ソース電極、ドレイン電極である
。第2図はゲート下におけるバンドダイヤグラムであ、
り、(a)はゲート無バイアス時、(b)はゲートに正
電圧を印加した場合である。
本発明の作用、効果は以下の様である。
A j G a A sとして、例えばA1組成比0.
3のものを用いれば該AJGaAs層はInPの表面チ
ャネルの電子に対して、約0.7eVの高い障壁となシ
、かつ。
3のものを用いれば該AJGaAs層はInPの表面チ
ャネルの電子に対して、約0.7eVの高い障壁となシ
、かつ。
ゲート電極に対しても1eV程度の高い障壁をなす。か
つアンドープの)、j G a A s層の抵抗は高く
、本構造はほぼMIS構造と等価である。かつλj G
a A s/I n P界面はエピタキシャル成長さ
れたヘテロ接合であるため、界面準位密度は小さく、良
好である。すなわち、本構造はAlGaAsとInPと
の大きな電子親和力差、該界面の良好さによって、電子
蓄積量の大きく、かつ高品質な、すなわち最大電流の大
きいInP電子チャネルを形成できると共に、ゲート耐
圧の犬きく、リーク電流の小さい特性をもたらすもので
ある。なおInPに対する格子不整合性の度合い、およ
びInPおよびゲート電極に対する障壁の高さの兼ね合
いで、AJGaAs層を障壁層とする効果は大きい、つ
まシ、障壁を高くできるバンドギャップの大きい材料で
は格子不整合性が大きく、ヘテロ接合界面の特性を劣化
させ、反対にInPに格子整合する材料では、電子親和
力差が小さく障壁が低いからである。またAJGaAs
はInPとの選択加工性も良く、かつ物理化学的に安定
な材料であるメリットもある。
つアンドープの)、j G a A s層の抵抗は高く
、本構造はほぼMIS構造と等価である。かつλj G
a A s/I n P界面はエピタキシャル成長さ
れたヘテロ接合であるため、界面準位密度は小さく、良
好である。すなわち、本構造はAlGaAsとInPと
の大きな電子親和力差、該界面の良好さによって、電子
蓄積量の大きく、かつ高品質な、すなわち最大電流の大
きいInP電子チャネルを形成できると共に、ゲート耐
圧の犬きく、リーク電流の小さい特性をもたらすもので
ある。なおInPに対する格子不整合性の度合い、およ
びInPおよびゲート電極に対する障壁の高さの兼ね合
いで、AJGaAs層を障壁層とする効果は大きい、つ
まシ、障壁を高くできるバンドギャップの大きい材料で
は格子不整合性が大きく、ヘテロ接合界面の特性を劣化
させ、反対にInPに格子整合する材料では、電子親和
力差が小さく障壁が低いからである。またAJGaAs
はInPとの選択加工性も良く、かつ物理化学的に安定
な材料であるメリットもある。
(実施例)
InP基板上にn−−InPチャネル層を0.5pm成
長し、さらにゲート絶縁層としてAノo、s G a(
1,7As層を100OA成長したウェハーを用いて、
MISFETを製作した。第3図は絶縁ゲート構造の界
面特性を評価するものとしての容量−電圧(C−V)特
性の結果を示す。実線が本発明によるもので、点線は従
来技術の60OAの厚さの0VDSiO,膜をゲート絶
縁膜とした場合である。なお容量はゲート絶縁膜容量で
正規化されている。従来技術のSin。
長し、さらにゲート絶縁層としてAノo、s G a(
1,7As層を100OA成長したウェハーを用いて、
MISFETを製作した。第3図は絶縁ゲート構造の界
面特性を評価するものとしての容量−電圧(C−V)特
性の結果を示す。実線が本発明によるもので、点線は従
来技術の60OAの厚さの0VDSiO,膜をゲート絶
縁膜とした場合である。なお容量はゲート絶縁膜容量で
正規化されている。従来技術のSin。
膜ではC−■特性は極めて大きなヒステリシスを示し、
かつ空乏側の容量が大きくドリフトしたのに対し、本発
明によるものではヒステリシスは極めて小さく、かつ容
量のドリフトはなかった。また本発明ではゲートに+4
vとMI8FETとして十分電圧を印加できた。
かつ空乏側の容量が大きくドリフトしたのに対し、本発
明によるものではヒステリシスは極めて小さく、かつ容
量のドリフトはなかった。また本発明ではゲートに+4
vとMI8FETとして十分電圧を印加できた。
(発明の効果)
以上、本発明によればInP等、Inを含む高速電子材
料を用いた高性能、高信頼なMISFETが実現でき、
マイクロ波・ミリ波素子および光電子ICへの応用発展
が期待できる。なお以上ではチャネルの半導体としてI
nPについて説明したが、InPと電子親和力が同等か
、それより大きいGaInAs、他の半導体についても
適用できる。またPETだけでなく COD等の表面チ
ャネルデバイスにも適用できる。
料を用いた高性能、高信頼なMISFETが実現でき、
マイクロ波・ミリ波素子および光電子ICへの応用発展
が期待できる。なお以上ではチャネルの半導体としてI
nPについて説明したが、InPと電子親和力が同等か
、それより大きいGaInAs、他の半導体についても
適用できる。またPETだけでなく COD等の表面チ
ャネルデバイスにも適用できる。
第1図および第2図は本発明による半導体装置の一例を
示す図で、それぞれ断面官造図およびエネルギーバンド
ダイヤグラムである。第3図は本発明の実施例の特性を
、従来技術によるものと比較したゲートの容量−電圧特
性である。ここで、11 : InP基板、12 :
InPチャネル層、13:アンドープAlGaAs7d
、 14,15 、 n −InP。 16:ゲート電極、17:ソース電極、18ニドレイン
′を極、Ec :伝導俯下端 E y :価電子帯
上端s”F’フェルミレベル。 〜1.゛ 代理人ブr耳士内 原 Y子−1−9−j7第2図 (a) (b) 第3図 C/C。 −100+10 電圧(V)
示す図で、それぞれ断面官造図およびエネルギーバンド
ダイヤグラムである。第3図は本発明の実施例の特性を
、従来技術によるものと比較したゲートの容量−電圧特
性である。ここで、11 : InP基板、12 :
InPチャネル層、13:アンドープAlGaAs7d
、 14,15 、 n −InP。 16:ゲート電極、17:ソース電極、18ニドレイン
′を極、Ec :伝導俯下端 E y :価電子帯
上端s”F’フェルミレベル。 〜1.゛ 代理人ブr耳士内 原 Y子−1−9−j7第2図 (a) (b) 第3図 C/C。 −100+10 電圧(V)
Claims (1)
- Inを含む化合物半導体層を電子チャネルとする半導体
装置において、該チャネル層の表面側にアンドープのA
lGaAsエピタキシャル結晶層を設けたことを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105944A JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61105944A JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62262463A true JPS62262463A (ja) | 1987-11-14 |
JP2659181B2 JP2659181B2 (ja) | 1997-09-30 |
Family
ID=14420956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61105944A Expired - Lifetime JP2659181B2 (ja) | 1986-05-08 | 1986-05-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2659181B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63111672A (ja) * | 1986-10-30 | 1988-05-16 | Fujitsu Ltd | 電界効果半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5161265A (en) * | 1974-11-25 | 1976-05-27 | Handotai Kenkyu Shinkokai | 335 zokukagobutsuhandotaisoshi |
JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
1986
- 1986-05-08 JP JP61105944A patent/JP2659181B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5161265A (en) * | 1974-11-25 | 1976-05-27 | Handotai Kenkyu Shinkokai | 335 zokukagobutsuhandotaisoshi |
JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63111672A (ja) * | 1986-10-30 | 1988-05-16 | Fujitsu Ltd | 電界効果半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2659181B2 (ja) | 1997-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |