JPS62293780A

JPS62293780A - 半導体装置

Info

Publication number: JPS62293780A
Application number: JP13884286A
Authority: JP
Inventors: Hikari Toida; 樋田　光
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-13
Filing date: 1986-06-13
Publication date: 1987-12-21
Anticipated expiration: 2011-01-17
Also published as: JPH084139B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の詳細な説明（産業上の利用分野）本発明は、高電流駆動能力及び超高速機能を有す半導体
装置に関する。

（従来の技術）従来、高速半導体素子として化合物半導体を用いた電界
効果型トランジスタ（以下ＭＥＳＦＥＴと略す。）及び
ヘテロ接合界面の高速キャリアを用いたトランジスタ（
以下２ＤＥＧＦＥＴと略す。）が注目され盛んに研究開
発が進められてきた。

しかしながら、例えばＧａＡｓＭＥＳＦＥＴの場合、通
常２Ｘ１０１７ｃｍ＝程度に不純物ドープされたチャネ
ル層を用いる為、短チヤネル長化に伴うしきい値電圧Ｖ
Ｔの大きなシフトが起こりＶＴの制御性が低下するばか
りでなく、相互コンダクタンスｇｍの伸びも、低いキャ
リア密度の為あまり期待できない。

一方、例えばアイトリプルイー・トランザクション・オ
ン・エレクトロン・デバイス（ＩＥＥＥ　Ｔｒａｎｓａ
ｃｔｉｏｎｓ　ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ
）３１巻、８号（１９８４）１０３２頁の文献では、５
Ｘ１０１８ｃｍ−３にドープしたチャネル層を用い、ｖ
Ｔの制御性を上げ、高いｇｍを実現している。しかしな
がら、ゲート電極直下に高ドープ層が存在する為、本来
ゲートの逆耐圧及びドレイン耐圧の点で問題が残るばか
りでなく、不純物密度５×１０１８ｃｍ−３以上のキャ
リアを発生されることは不可能であった。従って、高電
流駆動能力の点で依然問題が残されていた。

一方、例えばＡｌＧａＡｓ／ＧａＡｓを用いた２ＤＥＧ
ＦＥＴは、文献アイトリプルイー・トランザクション・
オン・エレクトロン・デバイス（ＩＥＥＥＴｒａｎｓａ
ｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
ｓ）３１巻、エサ（１９８４）２９頁にも述べられてい
るように、最大のｇｍとしては大きな値が得られるもの
の、チャネル層の最大キャリア密度としては約Ｉ　Ｘ　
１０１２ｃｍ−２程度と低い為、やはり高電流駆動能力
の点で問題であった。

（発明が解決しようとする問題点）本発明の目的は、前記ＭＥＳＦＥＴ及び２ＤＥＧＦＥＴ
の利点を合わせ持ち、しかも従来技術の問題点を解決し
た高耐圧、高電流駆動能力を有す高速な半導体装置を提
供することにある。

（問題点を解決するための手段）本発明によれば、ｎ型の第１の半導体層上に、該第１の
半導体より小さい電子親和力を有する第２の半導体層と
、該第２の半導体より大きい電子親和力を有する低不純
物密度の第３の半導体層と、該第３の半導体より小さい
電子親和力を有する低不純物密度の第４の半導体層ある
いは絶縁物が順次設けられ、更に該第４の半導体層ある
いは絶縁物上に制御電極を設け、該制御電極を挟んで、
該第１の半導体層及び該第３の半導体層と電気的に接続
した少くとも２つの°オーミック性領域を設けたことを
特徴とする半導体装置が得られる。

更に本発明によれば、ｐ型の第１の半導体層上に、該第
１の半導体より大きい電子親和力とエネルギーギャップ
の和を有する第２の半導体層と、該第２の半導体より大
きい電子親和力とエネルギーギャップの和を有する低不
純物密度の第３の半導体層と、該第３の半導体より大き
い電子親和力とエネルギーギャップの和を有する低不純
物密度の第４の半導体層あるいは絶縁物が順次設けられ
、更に該第４の半導体層あるいは絶縁物上に制御電極を
設け、該制御ｐ電極を挟んで、該第１の半導体層及び該
第３の半導体層と電気的に接続した少くとも２つのオー
ミック性領域を設けたことを特徴とする半導体装置が得
られる。

（作用）以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。

第１図（ａ）は本願第一の発明の半導体装置の基本的構
造の一例を示す模式的構造断面図である。第１図（ａ）
において、１１は高抵抗基板であり、１２は、例えば高
純度の半導体バッファ層、１３はｎ型の第１の半導体層
、工４はこの第１の半導体の電子親和力よりも小さな電
子親和力を有した第２の半導体層、１５はこの第２の半
導体より大きな電子親和力を有し、かつ高純度の第３の
半導体層、１６はこの第３の半導体より小さな電子親和
力を有し、かつ例えば低不純物密度の第４の半導体層、
１７及び１８はオーミック性領域、１９は制御電極であ
る。但し、バッファ層１２は結晶の高品質化のために設
けられたもので、本発明の本質ではない。

第１図（ｂ）は、第１図（ａ）に示した本発明にかかる
半導体装置において、熱平衡状態下における制御電極１
９直下でのエネルギーバンド図の一例である。

第１図（ｂ）において、ＥＣは伝導帯下端のエネルギー
準位、ＥＦはフェルミ準位を示している。

また、第２図は、第１図（ａ）に示した本発明にかかる
半導体装置において、制御電極１９にフラットバンド電
圧ＶＦＲより大きな電圧（ＶＧ＞ＶＦＢ）を印加した場
合の絢御電極１９直下でのエネルギーバンド図の一例で
ある。第２図おいて、２１は高密度電子蓄積層である。

本発明の基本的特徴は、第１にＩ制御電極１９直下に例
えば高純度の第４の半導体層１６を設けることにより、
従来技術における制御電極１９直下に直接高ドープ層を
用いる場合に比べ、制御電極１９直下に加わる電界を低
く抑え、高耐化を計り、第２に、第２図に示したように
ＶＧ　＞　ＶＦＲの状態にして高密度な電子の蓄積層２
１を低不純物密度の第３の半導体層重５中に形成して、
本来ドープした第１の半導体層１３の不純物密度ＮＤよ
り高い密度の電子Ｎｅをチャネル内に発生させ、高い電
流を得るものである。

尚、ＶＧ　＞　ＶＦＲにおいては、高密度電子層２１が
低不純物密度の第３の半導体層１５中に形成され、しか
も不純物ドープした第１の半導体層１３と空間的に離れ
ており、更に、チャネル内でＮｅ＞ＮＤとなる為イオン
化不純物によるクーロン散乱を遮蔽する効果を有してお
り、電子の移動度の向上、従って相互コンダクタンス及
び電流の増大が見込めるという利点もある。また、第２
の半導体層１４により、素子動作時における第３の半導
体層１５中に存在するキャリア電子の基板側への侵入を
抑制し、移動度の低下及びドレインコンダクタンスの増
大を防ぐことができる。

本素子の動作原理は、しきい値電圧ＶＴがら電子蓄積層
２１が形成されるまでの制御電圧ＶＱに対してはＭＥＳ
ＦＥＴと同様で、制御電極１９下の空乏層幅をｖＧによ
って変化させることによりＦＥＴ動作させる。また、電
子蓄積層２１が形成されてからの電圧ＶＱに対しては基
本的に制御電極１９上に誘起された電荷に比例する形で
第３半導体層１５と第４の半導体層１６のへテロ接合界
面に電子を発生させＦＥＴ動作させる。この時の発生電
子の密度Ｑｓはガウスの法則に従い次式で与えられる。

Ｑｓ＝εＥ／ｑ　　　　　　　　　　　　（１）ここで
εは第４の半導体層１６の誘電率、ｑは電子の電荷量、
Ｅは表面電界である。但し、簡単の為、第４の半導体層
１６の不純物密度は零とする。今、第４半導体層１６を
ＡＩ□、３Ｇａ□、７Ａｓとして、ｅ＝１２ｅ（、（ｅ
（、は真空誘電率）とし、膜厚２００人としてＱｓを見
積る。フラットバンド電圧ＶＦＲより更に正にＩＶの電
圧を印加した場合、Ｅ＝０．５ＭＶ／ｃｍ、　Ｑｓ＝３
．３×１０１２ｃｍ−２と大きなＱｓを得ることができ
る。この値は、例えば第１の半導体層１３の不純物密度
を３×１０１８ｃｍ−３、膜厚１００人とした時の最大
電子密度３Ｘ１０１２ｃｍ−２とほぼ同等であり、総電
子密度としては約２倍の６　Ｘ　１０１２ｃｍ−２が実
現可能なことが理解される。従って素子の流しうる最大
の電流はこの総電子密度に比例して大きくなることから
、本素子が高い電流駆動能力を有することが分る。尚、
第２の半導体層１４に、ｎ型高ドープ層を用い、第１及
び第３の半導体層重３及び工５との両へテロ界面に電子
を発生し、更にチャネル内のキャリア密度の増大を計る
ことも可能である。

以上、本発明に従えば、高耐圧で高電力駆動能力を有し
た高速な素子が実現できることが分る。

以上の第１の説明では、キャリアが電子となる場合につ
い述べたが、キャリアが正孔の場合についても本発明の
原理は同様に適用できる。

第４図（ａ）は本願第２の発明による正孔チャネルを有
する場合の半導体装置の基本的構造の一例を示す模式的
断面図である。第４図（ａ）において、４１は高抵抗基
板、４２は例えば高純度の半導体バッファ層、４３はｐ
型の第１の半導体層、４４はこの第１の半導体層４３よ
り電子親和力とエネルギーギャップの和が大きな第２の
半導体層、４５はこの第２の半導体より小さな電子親和
力とエネルギーギャップの和を有し、かつ例えば高純度
の第３の半導体層、４６はこの第３の半導体より大きな
電子親和力とエネルギーギャップの和を有し、がつ例え
ば低不純物密度の第４の半導体層、４７及び４８はオー
ミック性領域、４９は制御電極である。

第４図（ｂ）は、第４図（ａ）に示した本発明にかかる
半導体装置において、熱平衡状態下における制御電極４
９直下でのエネルギーバンド図の一例である。

ここで、ＥＶは価電子帯上端のエネルギー準位を示して
いる。

本発明による半導体装置が、第１の発明の説明で示した
キャリアに電子を用いた場合と原則的に同様の原理、作
用及び効果を有していることは言うまでもない。

（実施例１）以下図示した実施例により本願第一の発明について具体
的に説明する。本実施例における半導体装置の模式的構
造断面図は第１図（ａ）と同様である。

第１図（ａ）において、１１は半絶縁性のＧａＡｓ基板
を、１２に不純物密度がＩ　Ｘ　１０１１０ｌ５程度以
下で、膜厚５０００人のＧａＡｓ層を、１３にドナー不
純物密度が３×１０１８ｃｍ−３程度で膜厚１００人の
ｎ型のＧａＡｓ層を、１４に不純物密度が１×１０１５
ｃｍ−３程度以下で膜厚５０人のＡｌｏ、３０ａ□、７
Ａｓ層を、１５に不純物密度が１×１０１５ｃｍ−３程
度以下で膜厚１００人のＧａＡｓ層を、１６に不純物密
度がＩ　Ｘ　１０”ｃｍ＝程度以下で膜厚２００人のＡ
Ｉｏ、３Ｇａ□、７Ａｓを、１７及び１８にＡｕ／Ｇｅ
／Ｎｉによるオーミック電極を、１９にＡＩをそれぞれ
用いる。

本実施例では、制御電極１９に＋１．４Ｖ程度まで電圧
印加が可能で最大の真性相互コンダクタンスとして約５
００ｍ５／ｎｍを得た。また、最大の電流値も従来の１
６５から２倍程度を得た。尚、ＶＴのシフト量も、チャ
ネル長１０ｐｍから０．５μｍに低減しても約−０゜２
Ｖ以下と小さかった。更にゲート逆耐圧１０Ｖ以上、ド
レイン耐圧も２０Ｖ程度と良好であった。従つて、本発
明によって、高耐圧、高電流駆動能力有した高速な半導
体装置を実現できることが分る。

尚、層１６は、絶縁物例えばＡｌ２Ｏ３でもよいが、界
面準位の低減を十分針る必要がある。

（実施例２）次に本願第一の発明の第２の実施例について具体的に説
明する。本実施例における半導体装置の模式的構造断面
図を第３図に示す。第３図において、１１は半絶縁性の
ＧａＡｓ基板を、１２にアクセプタ不純物密度がＩ　Ｘ
　１０１１０ｌ６程度で膜厚５０００人のｐ型のＧａＡ
ｓ層を、１３にドナー不純物密度が３×１０１８ｃｍ−
３程度で膜厚２００人程度のｎ型のＧａＡｓ層を、３４
にドナー不純物密度が２×１０１８ｃｍ−３程度で膜厚
１００人のｎ型のＡｌｏ、３Ｇａ□、７Ａｓ層を、１５
に不純物密度が１×１０１５ｃｍ−３程度以下で膜厚１
００人のＧａＡｓ層を、１６に不純物密度が１×１０１
５ｃｍ−３程度以下で膜厚１００人のＡＩ□、３Ｇａ□
、７Ａｓ層を、３１にドナー不純物密度が２Ｘ１０”ｃ
ｍ＝程度で膜厚１００人程度のｎ型のＧａＡｓ層を、３
２にアクセプタ不純物密度が３×１０１９ｃｍ−３程度
で膜厚２００人程度のＧａＡｓ層を、１７及び１８にＡ
ｕ／Ｇｅ／Ｎｉによるオーミック電極を、１９にＷを用
いる。また３３は例えば５　Ｘ　１０１８ｃｍ−３程度
のドナー不純物密度を有したｎ型の領域でイオン注入あ
るいは気相エピタキシャル法などによる選択エピタキシ
ャル層であり、寄生抵抗の低減が主な狙いである。゛本
実施例における基本原理は、実施例１と同様であるが、
バッファ層１２を若干ｐ型にすることにより、短チオネ
ル長化に伴うＶＴシフトを更に小さくしている。また、
半導体層３２は、ｐ−ｎ接合によって高いビルトイン電
圧を作り出し、例えばＩＣ化を考えた場合の高論理振巾
を生み出すノーマリオフ型ＦＥＴなとの実現に有利であ
る。また半導体層３１はオーミック性を良好に保つため
に設けたもので本発明の本質ではない。尚、第２の半導
体層３４に高ドープし、主として、第３の半導体層１５
とのへテロ界面に２次元電子を形成することにより、チ
ャネル内の電子濃度の増大、移動度の増大を計ることが
できた。

また、本実施例においても、実施例１と同様な利点を有
した特性を実現できた。

尚、本発明においては、例えば実施例２において第３の
半導体層１５に第４の半導体１６との電子親和力の差が
大きなＩｎＧａＡｓ層などを用いて電子密度及び移動度
の向上を更に計り、素子特性の向上を実現できる。

（実施例３）次に正孔とキャリアとして用いる第２の発明の一つの実
施例について説明する。本実施例における半導体装置の
模式的構造断面図は第４図（ａ）と同様である。本実施
例において、４１に高抵抗ＧａＡｓ基板を、４２に不純
物密度がＩＸＩＯ１５ｃｍ＝程度以下で膜厚約１ｐｍの
Ｇｅ、４３にアクセプタ不純物密度が３×１０１８ｃｍ
−３程度で膜厚１００人程度のｐ型のＧｅを、４４に不
純物密度がＩ　Ｘ　１０１１０ｌ５程度以下で膜厚１０
０人程度のＧａＡｓを、４５に不純物密度がＩ　Ｘ　１
０１５ｃｍ−３程度以下で膜厚１００人程度のＧｅを、
４６に不純物密度がｌＸ１０１５ｃｍ−３程度以下で膜
厚２００人程度のＧａＡｓを、４７及び４８にＡｕ／Ｚ
ｎによるオーミック性電極を、４９にＡ１にを用いる。

本実施例においては、ＶＦＢより負側の制御電圧（ＶＧ
　＜　ＶＦＲ）を印加することにより高密度の正孔層が
形成される。本実施例においても、高耐圧、高電流駆動
能力の特性を得た。

尚、本発明においても、電子チャネルを用いる第１の発
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。

（発明の効果）以上本発明によれば、表面電界を小さくできく為、高耐
圧化が計れ、またキャリアの蓄積層を低不純物密度の半
導体層内に形成できる為、高密度でしかも高移動度、従
って高電流駆動能力を有し、更に短チヤネル長化に伴う
ＶＴのシフト及び電流飽和領域におけるドレインコンダ
クタンスも小さくできる効果をもつ。本発明によって高
速で高周波特性にも優れた半導体装置が実現でき、本発
明の効果は極めて大きい。

【図面の簡単な説明】

第１図（ａ）及び第４図（ａ）は本発明の半導体装置の
基本的構造の一例を示す模式的断面図、第１図（ｂ）、
第２図及び第４図（ｂ）はエネルギーバンド図、第３図
は第１の発明の実施例２における模式的構造断面図であ
る。１１及び４１・・・高抵抗基板１２及び４２・・−バッファ層１３・・・ｎ型の第１の半導体層４３・・・ｐ型の第１の半導体層１４及び４４・・・第２の半導体層１５及び４５・・・第３の半導体層１６及び４６・・・第４の半導体層１７．１８．４７及び４８・・・オーミック領域２１・
・・高密度電子層１９及び４９・・・制御電極ＥＣ・・・伝導帯下端のエネルギー準位Ｅｖ・・・価電
子帯上端のエネルギー準位ＥＦ・・・フェルミ準位第　１　図　（ａ）（ｂ）第　２　図第３図ｑ

Claims

【特許請求の範囲】

（１）ｎ型の第１の半導体層上に、該第１の半導体より
小さい電子親和力を有する第２の半導体層と、該第２の
半導体より大きい電子親和力を有する低不純物密度の第
３の半導体層と、該第３の半導体より小さい電子親和力
を有する低不純物密度の第４の半導体層あるいは絶縁物
が順次設けられ、更に該第４の半導体層あるいは絶縁物
上に制御電極を設け、該制御電極を挾んで、該第１の半
導体層及び該第３の半導体層と電気的に接続した少くと
も２つのオーミック性領域を設けたことを特徴とする半
導体装置。
（２）ｐ型の第１の半導体層上に、該第１の半導体より
大きい電子親和力とエネルギーギャップの和を有する第
２の半導体層と、該第２の半導体より小さい電子親和力
とエネルギーギャップの和を有する低不純物密度の第３
の半導体層と、該第３の半導体より大きい電子親和力と
エネルギーギャップの和を有する低不純物密度の第４の
半導体層あるいは絶縁物が順次設けられ、更に該第４の
半導体層あるいは絶縁物上に制御電極を設け、該制御ｐ
電極を挟んで、該第１の半導体層及び該第３の半導体層
と電気的に接続した少くとも２つのオーミック性領域を
設けたことを特徴とする半導体装置。