JP2001085671A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【目的】 ゲート電極に対しては高い障壁機能を有しつ
つも、ソース及びドレイン電極に対しては直列抵抗の低
い障壁層を有するヘテロ接合ＦＥＴを提供する。 【解決手段】 半絶縁性ＧａＡｓ基板４２上にバッファ
層４３、ノンドープＩｎＧａＡｓのチャネル層４４、複
数層からなる障壁層４５、ｎ＋型ＧａＡｓからなる膜厚
５０ｎｍのコンタクト層４６が形成される。多層障壁層
４５は、ｎ型ＡｌＧａＡｓ層４５ａ、膜厚２.５〜５ｎ
ｍのノンドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍの
ｎ型ＡｌＧａＡｓ層５４ｃの３層構造となっている。コ
ンタクト層４６を一部除去したリセス４７内でｎ型Ａｌ
ＧａＡｓ層４５ｃ上にはゲート電極５０が形成されてお
り、ゲート電極５０の底面はｎ型ＡｌＧａＡｓ層４５ｃ
に埋め込まれてノンドープＡｌＧａＡｓ層４５ｂにショ
ットキー接触する。
つも、ソース及びドレイン電極に対しては直列抵抗の低
い障壁層を有するヘテロ接合ＦＥＴを提供する。 【解決手段】 半絶縁性ＧａＡｓ基板４２上にバッファ
層４３、ノンドープＩｎＧａＡｓのチャネル層４４、複
数層からなる障壁層４５、ｎ＋型ＧａＡｓからなる膜厚
５０ｎｍのコンタクト層４６が形成される。多層障壁層
４５は、ｎ型ＡｌＧａＡｓ層４５ａ、膜厚２.５〜５ｎ
ｍのノンドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍの
ｎ型ＡｌＧａＡｓ層５４ｃの３層構造となっている。コ
ンタクト層４６を一部除去したリセス４７内でｎ型Ａｌ
ＧａＡｓ層４５ｃ上にはゲート電極５０が形成されてお
り、ゲート電極５０の底面はｎ型ＡｌＧａＡｓ層４５ｃ
に埋め込まれてノンドープＡｌＧａＡｓ層４５ｂにショ
ットキー接触する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘテロ接合構
造を有する電界効果型半導体装置に関する。
特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘテロ接合構
造を有する電界効果型半導体装置に関する。
【０００２】
【従来の技術】従来からマイクロ波帯〜ミリ波帯の領域
で動作するトランジスタ素子としては、ヘテロ接合構造
の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴとい
う）が用いられている。このヘテロ接合ＦＥＴは、その
ドーピング構造によって、変調ドープ構造を用いたＨＥ
ＭＴ（高電子移動度トランジスタ）と、チャネルドープ
構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥ
Ｔ）とに大別される。なお、後者のＤＣＨＦＥＴは、別
称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼
ばれる。
で動作するトランジスタ素子としては、ヘテロ接合構造
の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴとい
う）が用いられている。このヘテロ接合ＦＥＴは、その
ドーピング構造によって、変調ドープ構造を用いたＨＥ
ＭＴ（高電子移動度トランジスタ）と、チャネルドープ
構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥ
Ｔ）とに大別される。なお、後者のＤＣＨＦＥＴは、別
称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼
ばれる。
【０００３】図１は従来のＨＥＭＴの積層構造を模式的
に示す断面図である。このＨＥＭＴ１においては、Ｇａ
Ａｓ基板２の上にバッファ層３が形成され、バッファ層
３の上にノンドープＩｎＧａＡｓのチャネル層４が形成
され、チャネル層４の上には障壁層５が積層されてい
る。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層５ａとノ
ンドープＡｌＧａＡｓ層５ｂの２層構造となっている
が、ノンドープＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／
ノンドープＡｌＧａＡｓ層などの多層構造の場合もあ
り、ｎ型ＡｌＧａＡｓ層のみの場合もある。障壁層５の
上には、ソース電極８及びドレイン電極９と良好なオー
ミック接合を得るため、ｎ型ＧａＡｓからなるコンタク
ト層６が形成されている。コンタクト層６の上面には、
ソース電極５ａ及びドレイン電極５ｂが形成されてお
り、熱処理によってコンタクト層６とオーミック接合さ
れている。
に示す断面図である。このＨＥＭＴ１においては、Ｇａ
Ａｓ基板２の上にバッファ層３が形成され、バッファ層
３の上にノンドープＩｎＧａＡｓのチャネル層４が形成
され、チャネル層４の上には障壁層５が積層されてい
る。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層５ａとノ
ンドープＡｌＧａＡｓ層５ｂの２層構造となっている
が、ノンドープＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／
ノンドープＡｌＧａＡｓ層などの多層構造の場合もあ
り、ｎ型ＡｌＧａＡｓ層のみの場合もある。障壁層５の
上には、ソース電極８及びドレイン電極９と良好なオー
ミック接合を得るため、ｎ型ＧａＡｓからなるコンタク
ト層６が形成されている。コンタクト層６の上面には、
ソース電極５ａ及びドレイン電極５ｂが形成されてお
り、熱処理によってコンタクト層６とオーミック接合さ
れている。
【０００４】ソース電極８及びドレイン電極９間におい
ては、コンタクト層６をリセスエッチングすることによ
り、リセス７内に障壁層５のノンドープＡｌＧａＡｓ層
５ｂを露出させている。このリセスエッチングは、Ａｌ
ＧａＡｓをエッチングしないが、ＧａＡｓをエッチング
するエッチャントを用いてコンタクト層６を選択的にエ
ッチング除去し、ノンドープＡｌＧａＡｓ層５ｂでエッ
チング停止させることにより行われる。ゲート電極１０
は、リセス７内においてコンタクト層６から露出したノ
ンドープＡｌＧａＡｓ層５ｂの上面に形成され、ノンド
ープＡｌＧａＡｓ層５ｂとショットキー接合している。
また、ＨＥＭＴ１の表面は、ＳｉＮ保護膜１１によって
覆われる。
ては、コンタクト層６をリセスエッチングすることによ
り、リセス７内に障壁層５のノンドープＡｌＧａＡｓ層
５ｂを露出させている。このリセスエッチングは、Ａｌ
ＧａＡｓをエッチングしないが、ＧａＡｓをエッチング
するエッチャントを用いてコンタクト層６を選択的にエ
ッチング除去し、ノンドープＡｌＧａＡｓ層５ｂでエッ
チング停止させることにより行われる。ゲート電極１０
は、リセス７内においてコンタクト層６から露出したノ
ンドープＡｌＧａＡｓ層５ｂの上面に形成され、ノンド
ープＡｌＧａＡｓ層５ｂとショットキー接合している。
また、ＨＥＭＴ１の表面は、ＳｉＮ保護膜１１によって
覆われる。
【０００５】このようなＨＥＭＴ構造においては、ソー
ス及びドレイン電極８、９の下方におけるエネルギーバ
ンド構造（伝導帯の底）とゲート電極１０の下方におけ
るエネルギーバンド構造（伝導帯の底）はそれぞれ図２
（ａ）（ｂ）に示すようになっており、ｎ型ＡｌＧａＡ
ｓ層５ａの電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘ
テロ接合を越えてエネルギー的に低いチャネル層４側へ
移動する。こうして障壁層５から高純度のチャネル層４
へ供給された電子（２次元電子ガス）は、障壁層５のド
ナーによって散乱されることなくドリフトできるので、
大きな移動度を持つことになる。すなわち、チャネル層
４は電子が走行するチャネルとして働き、障壁層５はチ
ャネル層に電子を供給する供給源として働き、ソース電
極８とドレイン電極９の間に電位差が与えられると、チ
ャネル層４にドレイン電流が流れる。
ス及びドレイン電極８、９の下方におけるエネルギーバ
ンド構造（伝導帯の底）とゲート電極１０の下方におけ
るエネルギーバンド構造（伝導帯の底）はそれぞれ図２
（ａ）（ｂ）に示すようになっており、ｎ型ＡｌＧａＡ
ｓ層５ａの電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘ
テロ接合を越えてエネルギー的に低いチャネル層４側へ
移動する。こうして障壁層５から高純度のチャネル層４
へ供給された電子（２次元電子ガス）は、障壁層５のド
ナーによって散乱されることなくドリフトできるので、
大きな移動度を持つことになる。すなわち、チャネル層
４は電子が走行するチャネルとして働き、障壁層５はチ
ャネル層に電子を供給する供給源として働き、ソース電
極８とドレイン電極９の間に電位差が与えられると、チ
ャネル層４にドレイン電流が流れる。
【０００６】図３は従来のＤＣＨＦＥＴのうちのＤＭＴ
の積層構造を模式的に示す断面図である。このＤＭＴ２
１においては、半絶縁性ＧａＡｓ基板２２の上にバッフ
ァ層２３が形成され、バッファ層２３の上にｎ型ＩｎＧ
ａＡｓのチャネル層２４が形成され、チャネル層２４の
上には障壁層２５が積層されている。障壁層２５は、Ｄ
ＭＴ構造では、ノンドープＡｌＧａＡｓによって形成さ
れている。障壁層２５の上には、ソース電極２８及びド
レイン電極２９と良好なオーミック接合を得るため、ｎ
型ＧａＡｓからなるコンタクト層２６が形成されてい
る。コンタクト層２６の上面には、ソース電極２８及び
ドレイン電極２９が形成されており、熱処理によってコ
ンタクト層２６とオーミック接合されている。
の積層構造を模式的に示す断面図である。このＤＭＴ２
１においては、半絶縁性ＧａＡｓ基板２２の上にバッフ
ァ層２３が形成され、バッファ層２３の上にｎ型ＩｎＧ
ａＡｓのチャネル層２４が形成され、チャネル層２４の
上には障壁層２５が積層されている。障壁層２５は、Ｄ
ＭＴ構造では、ノンドープＡｌＧａＡｓによって形成さ
れている。障壁層２５の上には、ソース電極２８及びド
レイン電極２９と良好なオーミック接合を得るため、ｎ
型ＧａＡｓからなるコンタクト層２６が形成されてい
る。コンタクト層２６の上面には、ソース電極２８及び
ドレイン電極２９が形成されており、熱処理によってコ
ンタクト層２６とオーミック接合されている。
【０００７】ソース電極２８及びドレイン電極２９の間
においては、コンタクト層２６を選択的にリセスエッチ
ングすることにより、リセス２７内に障壁層２５を露出
させている。ゲート電極３０は、リセス２７内において
コンタクト層２６から露出した障壁層２５の上面に形成
され、障壁層２５にショットキー接合している。また、
ＤＭＴ２１の表面は、ＳｉＮ保護膜３１によって覆われ
る。
においては、コンタクト層２６を選択的にリセスエッチ
ングすることにより、リセス２７内に障壁層２５を露出
させている。ゲート電極３０は、リセス２７内において
コンタクト層２６から露出した障壁層２５の上面に形成
され、障壁層２５にショットキー接合している。また、
ＤＭＴ２１の表面は、ＳｉＮ保護膜３１によって覆われ
る。
【０００８】このようなＤＭＴ構造では、ソース及びド
レイン電極２８、２９の下方におけるエネルギーバンド
構造（伝導帯の底）とゲート電極３０の下方におけるエ
ネルギーバンド構造（伝導帯の底）はそれぞれ図４
（ａ）（ｂ）に示すようになっている。ゲート電極３０
に電圧を印加しない状態では、ｎ型のチャネル層２４に
電子が蓄積されており、この状態でソース電極２８とド
レイン電極２９の間に電位差を与えると、キャリアであ
る電子がソース電極２８からドレイン電極２９に移動し
てドレイン電流が流れる。
レイン電極２８、２９の下方におけるエネルギーバンド
構造（伝導帯の底）とゲート電極３０の下方におけるエ
ネルギーバンド構造（伝導帯の底）はそれぞれ図４
（ａ）（ｂ）に示すようになっている。ゲート電極３０
に電圧を印加しない状態では、ｎ型のチャネル層２４に
電子が蓄積されており、この状態でソース電極２８とド
レイン電極２９の間に電位差を与えると、キャリアであ
る電子がソース電極２８からドレイン電極２９に移動し
てドレイン電流が流れる。
【０００９】
【発明が解決しようとする課題】上記のようなＨＥＭＴ
構造においても、またＤＭＴ構造においても、障壁層の
機能の一つとしては、ゲート電極に対して障壁を形成す
ることが挙げられる。すなわち、ゲート電極とチャネル
層との間に高いエネルギー障壁が存在することによって
（ＨＥＭＴの場合を図２（ｂ）に、ＤＭＴの場合を図４
（ｂ）に示す。）、電子が障壁層を越えて、あるいは障
壁層をトンネルして移動しにくくなり、ゲート電極への
電流リークが阻止される。よって、より高い電流値まで
チャネルを開口することができ、またより高いゲート耐
圧が可能となり、高出力を達成することができる。
構造においても、またＤＭＴ構造においても、障壁層の
機能の一つとしては、ゲート電極に対して障壁を形成す
ることが挙げられる。すなわち、ゲート電極とチャネル
層との間に高いエネルギー障壁が存在することによって
（ＨＥＭＴの場合を図２（ｂ）に、ＤＭＴの場合を図４
（ｂ）に示す。）、電子が障壁層を越えて、あるいは障
壁層をトンネルして移動しにくくなり、ゲート電極への
電流リークが阻止される。よって、より高い電流値まで
チャネルを開口することができ、またより高いゲート耐
圧が可能となり、高出力を達成することができる。
【００１０】障壁層のこのような電流阻止能力は、障壁
層の障壁高さとその厚さにより決定される。ここで、障
壁高さは、障壁層とゲート電極との仕事関数差によって
決まる。また、障壁層の厚さは障壁層内の不純物濃度に
よって決まり、不純物濃度の低い層を障壁層とすること
によって実効的な障壁層の厚さを増大させることがで
き、そのため障壁層の不純物濃度を低くすることによっ
てゲート電極への電流阻止能力を大幅に高めることがで
きる。
層の障壁高さとその厚さにより決定される。ここで、障
壁高さは、障壁層とゲート電極との仕事関数差によって
決まる。また、障壁層の厚さは障壁層内の不純物濃度に
よって決まり、不純物濃度の低い層を障壁層とすること
によって実効的な障壁層の厚さを増大させることがで
き、そのため障壁層の不純物濃度を低くすることによっ
てゲート電極への電流阻止能力を大幅に高めることがで
きる。
【００１１】しかし、その一方で、この障壁層はドレイ
ン電極又はソース電極とチャネル層との間に電流を流す
ための経路となるから、ドレイン電流を流すうえでは大
きな抵抗体となる。よって、ソース・ドレイン間の直列
抵抗を低減しようとすれば、障壁層の不純物濃度を高く
して低抵抗化しなければならない。
ン電極又はソース電極とチャネル層との間に電流を流す
ための経路となるから、ドレイン電流を流すうえでは大
きな抵抗体となる。よって、ソース・ドレイン間の直列
抵抗を低減しようとすれば、障壁層の不純物濃度を高く
して低抵抗化しなければならない。
【００１２】従って、障壁層の電流阻止能力を高めるた
めには、障壁層の不純物濃度を低くしなければならない
が、そうすると障壁層が高抵抗化してソース・ドレイン
間の直列抵抗が大きくなる。逆に、ソース・ドレイン間
の直列抵抗を小さくするためには、障壁層の不純物濃度
を高くして低抵抗化しなければならないが、そうすると
障壁層の電流阻止能力が低下し、ゲート電極への電流リ
ークが増加する。
めには、障壁層の不純物濃度を低くしなければならない
が、そうすると障壁層が高抵抗化してソース・ドレイン
間の直列抵抗が大きくなる。逆に、ソース・ドレイン間
の直列抵抗を小さくするためには、障壁層の不純物濃度
を高くして低抵抗化しなければならないが、そうすると
障壁層の電流阻止能力が低下し、ゲート電極への電流リ
ークが増加する。
【００１３】このような技術的なトレードオフのため、
高い障壁機能を有しつつも直列抵抗の低いヘテロ接合Ｆ
ＥＴ構造が求められているにもかかわらず、従来におい
ては、このようなＦＥＴを作製することは困難であっ
た。
高い障壁機能を有しつつも直列抵抗の低いヘテロ接合Ｆ
ＥＴ構造が求められているにもかかわらず、従来におい
ては、このようなＦＥＴを作製することは困難であっ
た。
【００１４】また、従来の構造では、コンタクト層を選
択的にリセスエッチングする際、コンタクト層の横方向
にもエッチングが進行することにより、ゲート電極の両
脇に目あき部分（過剰エッチング部分）が発生する。Ｄ
ＭＴの場合を図５に示すように、この目空き領域３２か
らは下方へ向けて空乏層３３が長く延びるので、ソース
及びドレイン電極２８、２９間における直列抵抗がより
増大し、さらに素子のＤＣ特性を悪化させている。
択的にリセスエッチングする際、コンタクト層の横方向
にもエッチングが進行することにより、ゲート電極の両
脇に目あき部分（過剰エッチング部分）が発生する。Ｄ
ＭＴの場合を図５に示すように、この目空き領域３２か
らは下方へ向けて空乏層３３が長く延びるので、ソース
及びドレイン電極２８、２９間における直列抵抗がより
増大し、さらに素子のＤＣ特性を悪化させている。
【００１５】本発明は上述の技術的問題点を解決するた
めになされたものであり、その目的とするところは、ゲ
ート電極に対しては高い障壁機能を有しつつも、ソース
及びドレイン電極に対しては直列抵抗の低い障壁層を有
する電界効果型半導体装置を提供することにある。
めになされたものであり、その目的とするところは、ゲ
ート電極に対しては高い障壁機能を有しつつも、ソース
及びドレイン電極に対しては直列抵抗の低い障壁層を有
する電界効果型半導体装置を提供することにある。
【００１６】
【課題を解決するための手段とその作用】本発明に係る
電界効果型半導体装置は、チャネル層の上に複数層から
なる障壁層を形成され、該障壁層の上方に複数のオーミ
ック電極を形成され、該オーミック電極間において前記
障壁層の上にショットキー電極を形成された電界効果型
半導体装置において、前記障壁層は、前記チャネル層よ
りも電子親和力が小さく、少なくとも２層の高不純物濃
度層とその間に挟まれた低不純物濃度層とを含むもので
ある。ここでいう低不純物濃度層には、意図して不純物
を注入していないノンドープ層も含む。
電界効果型半導体装置は、チャネル層の上に複数層から
なる障壁層を形成され、該障壁層の上方に複数のオーミ
ック電極を形成され、該オーミック電極間において前記
障壁層の上にショットキー電極を形成された電界効果型
半導体装置において、前記障壁層は、前記チャネル層よ
りも電子親和力が小さく、少なくとも２層の高不純物濃
度層とその間に挟まれた低不純物濃度層とを含むもので
ある。ここでいう低不純物濃度層には、意図して不純物
を注入していないノンドープ層も含む。
【００１７】このような構造の障壁層としては、特にｎ
型障壁層、ノンドープ障壁層およびｎ型障壁層を順次積
層して形成したものを挙げることができ、障壁層はＡｌ
ＧａＡｓによって構成するのが望ましい。また、チャネ
ル層はノンドープの半導体層でもよく、高不純物濃度の
半導体層としてもよい。
型障壁層、ノンドープ障壁層およびｎ型障壁層を順次積
層して形成したものを挙げることができ、障壁層はＡｌ
ＧａＡｓによって構成するのが望ましい。また、チャネ
ル層はノンドープの半導体層でもよく、高不純物濃度の
半導体層としてもよい。
【００１８】このように障壁層が少なくとも高抵抗の低
不純物濃度層とその上層及び下層に位置する低抵抗の高
不純物濃度層とを含んでいると、オーミック電極の下方
においては、低不純物濃度層において障壁が疑似的に低
くなるので、障壁層の通過抵抗すなわちオーミック電極
間の直列抵抗が低くなる。
不純物濃度層とその上層及び下層に位置する低抵抗の高
不純物濃度層とを含んでいると、オーミック電極の下方
においては、低不純物濃度層において障壁が疑似的に低
くなるので、障壁層の通過抵抗すなわちオーミック電極
間の直列抵抗が低くなる。
【００１９】特に、このような効果は、高不純物濃度層
の間に挟まれた低不純物濃度層の膜厚を２.５ｎｍ以上
１０ｎｍ以下にした時に著しい。
の間に挟まれた低不純物濃度層の膜厚を２.５ｎｍ以上
１０ｎｍ以下にした時に著しい。
【００２０】また、本発明の電界効果型半導体装置にお
いて、前記ショットキー電極の底面を障壁層の低不純物
濃度層に接触させれば、ショットキー電極の下方でショ
ットキー障壁機能を高く保つことができるので、高い障
壁機能を有しつつも直列抵抗の低いＦＥＴ特性を実現す
ることができる。
いて、前記ショットキー電極の底面を障壁層の低不純物
濃度層に接触させれば、ショットキー電極の下方でショ
ットキー障壁機能を高く保つことができるので、高い障
壁機能を有しつつも直列抵抗の低いＦＥＴ特性を実現す
ることができる。
【００２１】さらに、ショットキー電極の下方に高濃度
不純物濃度の障壁層が位置することにより、ショットキ
ー電極の両側に目あき領域が発生した場合にも、空乏層
の成長を抑制して直列抵抗の増大を抑えることができ
る。
不純物濃度の障壁層が位置することにより、ショットキ
ー電極の両側に目あき領域が発生した場合にも、空乏層
の成長を抑制して直列抵抗の増大を抑えることができ
る。
【００２２】
【発明の実施の形態】（第１の実施形態）図６は本発明
の一実施形態によるＨＥＭＴ４１の構造を模式的に示す
断面図である。このＨＥＭＴ４１においては、半絶縁性
ＧａＡｓ基板４２の上にバッファ層４３が形成され、バ
ッファ層４３の上にノンドープＩｎＧａＡｓのチャネル
層４４が１０ｎｍの膜厚に形成され、チャネル層４４の
上には複数層からなる障壁層（以下、多層障壁層とい
う）４５が形成されている。多層障壁層４５は、図６で
は膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃
度３×１０１８ｃｍ− ３）、膜厚２.５〜５ｎｍのノン
ドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型Ａｌ
ＧａＡｓ層５４ｃ（不純物濃度３×１０１８ｃｍ−３）
の３層構造となっている。多層障壁層４５の上には、ソ
ース電極４８及びドレイン電極４９と良好なオーミック
接合を得るため、ｎ＋型ＧａＡｓ（不純物濃度５×１０
１８ｃｍ −３）からなる膜厚５０ｎｍのコンタクト層４
６が形成されており、コンタクト層４６の上面にオーミ
ック接触のソース電極４８及びドレイン電極４９が形成
されている。これらバッファ層４３、チャネル層４４、
多層障壁層４５を構成する各半導体障壁層４５ａ〜４５
ｃ及びコンタクト層４６は、ＭＢＥ法、ＭＯＣＶＤ法等
を用いたエピタキシャル成長により、この順序で半絶縁
性ＧａＡｓ基板４２上に形成される。
の一実施形態によるＨＥＭＴ４１の構造を模式的に示す
断面図である。このＨＥＭＴ４１においては、半絶縁性
ＧａＡｓ基板４２の上にバッファ層４３が形成され、バ
ッファ層４３の上にノンドープＩｎＧａＡｓのチャネル
層４４が１０ｎｍの膜厚に形成され、チャネル層４４の
上には複数層からなる障壁層（以下、多層障壁層とい
う）４５が形成されている。多層障壁層４５は、図６で
は膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃
度３×１０１８ｃｍ− ３）、膜厚２.５〜５ｎｍのノン
ドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型Ａｌ
ＧａＡｓ層５４ｃ（不純物濃度３×１０１８ｃｍ−３）
の３層構造となっている。多層障壁層４５の上には、ソ
ース電極４８及びドレイン電極４９と良好なオーミック
接合を得るため、ｎ＋型ＧａＡｓ（不純物濃度５×１０
１８ｃｍ −３）からなる膜厚５０ｎｍのコンタクト層４
６が形成されており、コンタクト層４６の上面にオーミ
ック接触のソース電極４８及びドレイン電極４９が形成
されている。これらバッファ層４３、チャネル層４４、
多層障壁層４５を構成する各半導体障壁層４５ａ〜４５
ｃ及びコンタクト層４６は、ＭＢＥ法、ＭＯＣＶＤ法等
を用いたエピタキシャル成長により、この順序で半絶縁
性ＧａＡｓ基板４２上に形成される。
【００２３】コンタクト層４６の上面には、コンタクト
層４６にオーミック接触するソース電極４８及びドレイ
ン電極４９が形成されており、ソース及びドレイン電極
４８、４９間でコンタクト層４６は選択的にリセスエッ
チングされている。コンタクト層４６を部分的に除去し
たリセス４７内にはｎ型ＡｌＧａＡｓ層４５ｃが露出し
ており、ゲート電極５０はこのｎ型ＡｌＧａＡｓ層４５
ｃの上に形成された後、熱拡散によってその底面がノン
ドープＡｌＧａＡｓ層４５ｂにショットキー接触させら
れる。この結果、ゲート電極５０の下端部がｎ型ＡｌＧ
ａＡｓ層４５ｃ内に埋め込まれる。また、ＨＥＭＴ４１
は最終的には、ＳｉＮ等の絶縁保護膜５１で被覆され
る。
層４６にオーミック接触するソース電極４８及びドレイ
ン電極４９が形成されており、ソース及びドレイン電極
４８、４９間でコンタクト層４６は選択的にリセスエッ
チングされている。コンタクト層４６を部分的に除去し
たリセス４７内にはｎ型ＡｌＧａＡｓ層４５ｃが露出し
ており、ゲート電極５０はこのｎ型ＡｌＧａＡｓ層４５
ｃの上に形成された後、熱拡散によってその底面がノン
ドープＡｌＧａＡｓ層４５ｂにショットキー接触させら
れる。この結果、ゲート電極５０の下端部がｎ型ＡｌＧ
ａＡｓ層４５ｃ内に埋め込まれる。また、ＨＥＭＴ４１
は最終的には、ＳｉＮ等の絶縁保護膜５１で被覆され
る。
【００２４】このような構造のＨＥＭＴ４１におけるソ
ース及びドレイン電極４８、４９の下方におけるエネル
ギーバンド構造（伝導帯の底）とゲート電極５０の下方
におけるエネルギーバンド構造（伝導帯の底）をそれぞ
れ図７（ａ）（ｂ）に示す。ソース及びドレイン電極４
８、４９の下方においては、多層障壁層４５が高不純物
濃度低抵抗のｎ型ＡｌＧａＡｓ層４５ａ、低不純物濃度
高抵抗のノンドープＡｌＧａＡｓ層４５ｂ、高不純物濃
度低抵抗のｎ型ＡｌＧａＡｓ層４５ｃから構成されてい
るので、図７（ａ）に示すように、中央のノンドープＡ
ｌＧａＡｓ層４５ｂの障壁高さは、エネルギーバンド構
造上電子に対して擬似的に低くなり、ソース及びドレイ
ン電極４８、４９間における多層障壁層４５の通過抵
抗、すなわちソース及びドレイン電極４８、４９間の直
列抵抗を低くすることができる。
ース及びドレイン電極４８、４９の下方におけるエネル
ギーバンド構造（伝導帯の底）とゲート電極５０の下方
におけるエネルギーバンド構造（伝導帯の底）をそれぞ
れ図７（ａ）（ｂ）に示す。ソース及びドレイン電極４
８、４９の下方においては、多層障壁層４５が高不純物
濃度低抵抗のｎ型ＡｌＧａＡｓ層４５ａ、低不純物濃度
高抵抗のノンドープＡｌＧａＡｓ層４５ｂ、高不純物濃
度低抵抗のｎ型ＡｌＧａＡｓ層４５ｃから構成されてい
るので、図７（ａ）に示すように、中央のノンドープＡ
ｌＧａＡｓ層４５ｂの障壁高さは、エネルギーバンド構
造上電子に対して擬似的に低くなり、ソース及びドレイ
ン電極４８、４９間における多層障壁層４５の通過抵
抗、すなわちソース及びドレイン電極４８、４９間の直
列抵抗を低くすることができる。
【００２５】これに対し、ゲート電極５０の下方におい
ては、図７（ｂ）に示すように、多層障壁層４５はノン
ドープＡｌＧａＡｓ層４５ｂとｎ型ＡｌＧａＡｓ障壁層
４５ａとからなり、従来例のＨＥＭＴ１におけるゲート
電極１０の下方と同じ多層障壁層の構造となっている。
ては、図７（ｂ）に示すように、多層障壁層４５はノン
ドープＡｌＧａＡｓ層４５ｂとｎ型ＡｌＧａＡｓ障壁層
４５ａとからなり、従来例のＨＥＭＴ１におけるゲート
電極１０の下方と同じ多層障壁層の構造となっている。
【００２６】従って、このＨＥＭＴ４１にあっては、ｎ
型ＡｌＧａＡｓ層４５ａの不純物濃度を低くすることに
よってゲート電極５０の下方におけるゲート障壁機能を
高く保つことができ、しかも、ソース及びドレイン電極
４８、４９の下方においては、ノンドープＡｌＧａＡｓ
層４５ｂによって障壁高さを実効的に低くすることがで
き、ソース及びドレイン電極４８、４９間における直列
抵抗を小さくすることが可能になる。
型ＡｌＧａＡｓ層４５ａの不純物濃度を低くすることに
よってゲート電極５０の下方におけるゲート障壁機能を
高く保つことができ、しかも、ソース及びドレイン電極
４８、４９の下方においては、ノンドープＡｌＧａＡｓ
層４５ｂによって障壁高さを実効的に低くすることがで
き、ソース及びドレイン電極４８、４９間における直列
抵抗を小さくすることが可能になる。
【００２７】なお、図６の実施形態では、チャネル層４
４としてＩｎＧａＡｓ層を用いているが、ＧａＡｓを用
いてもよい。また、この実施形態では、チャネル層４４
にＩｎＧａＡｓを用い、多層障壁層４５にＡｌＧａＡｓ
を用いているが、チャネル層４４の材料と多層障壁層４
５の材料とは、互いに電子親和力差が生じていればよ
く、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせ
でもよい。また、チャネル層４４上の多層障壁層４５は
ノンドープＡｌＧａＡｓから始めてもよく、例えばチャ
ネル層の上にノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型Ａ
ｌＧａＡｓ層／ノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型
ＡｌＧａＡｓ層からなる多層障壁層を形成してもよい。
なお、多層障壁層４５を構成する半導体層の各膜厚に特
に規定はないが、ノンドープＡｌＧａＡｓ層については
膜厚１０ｎｍ以下が好ましい。
４としてＩｎＧａＡｓ層を用いているが、ＧａＡｓを用
いてもよい。また、この実施形態では、チャネル層４４
にＩｎＧａＡｓを用い、多層障壁層４５にＡｌＧａＡｓ
を用いているが、チャネル層４４の材料と多層障壁層４
５の材料とは、互いに電子親和力差が生じていればよ
く、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせ
でもよい。また、チャネル層４４上の多層障壁層４５は
ノンドープＡｌＧａＡｓから始めてもよく、例えばチャ
ネル層の上にノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型Ａ
ｌＧａＡｓ層／ノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型
ＡｌＧａＡｓ層からなる多層障壁層を形成してもよい。
なお、多層障壁層４５を構成する半導体層の各膜厚に特
に規定はないが、ノンドープＡｌＧａＡｓ層については
膜厚１０ｎｍ以下が好ましい。
【００２８】さらに、多層障壁層４５は上記のような３
層構造を繰り返した多層構造としてもよい。あるいは、
チャネル層４４の下面にも電子供給層を設けたダブルド
ープＨＥＭＴ構造としてもよい。
層構造を繰り返した多層構造としてもよい。あるいは、
チャネル層４４の下面にも電子供給層を設けたダブルド
ープＨＥＭＴ構造としてもよい。
【００２９】また、ゲート電極５０をｎ型ＡｌＧａＡｓ
層内に埋め込む場合には、コンタクト層４６をリセスエ
ッチングした後、再度異方性リセスエッチングによって
ｎ型ＡｌＧａＡｓ層４５ｃを一部除去し、露出したノン
ドープＡｌＧａＡｓ層４５ｂの上にゲート電極５０を直
接に形成するようにしてもよい。
層内に埋め込む場合には、コンタクト層４６をリセスエ
ッチングした後、再度異方性リセスエッチングによって
ｎ型ＡｌＧａＡｓ層４５ｃを一部除去し、露出したノン
ドープＡｌＧａＡｓ層４５ｂの上にゲート電極５０を直
接に形成するようにしてもよい。
【００３０】（第２の実施形態）図８は本発明の別な実
施形態によるＤＭＴの構造を模式的に示す断面図であ
る。このＤＭＴ６１においては、半絶縁性ＧａＡｓ基板
６２の上にバッファ層６３が形成され、バッファ層６３
の上にｎ型ＩｎＧａＡｓ（不純物濃度２×１０１８ｃｍ
−３）のチャネル層６４が１０ｎｍの膜厚に形成され、
チャネル層６４の上には多層障壁層６５が形成されてい
る。多層障壁層６５は、図８では膜厚１０ｎｍのｎ型Ａ
ｌＧａＡｓ層６５ａ（不純物濃度３×１０１８ｃ
ｍ−３）、膜厚２.５〜５ｎｍのノンドープＡｌＧａＡ
ｓ層６５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層６５ｃ
（不純物濃度３×１０１８ｃｍ−３）の３層構造となっ
ている。多層障壁層６５の上には、ソース電極６８及び
ドレイン電極６９と良好なオーミック接合を得るため、
ｎ＋型ＧａＡｓ（不純物濃度５×１０１８ｃｍ−３）か
らなる膜厚５０ｎｍのコンタクト層６６が形成されてお
り、コンタクト層６６の上面にオーミック接触のソース
電極６８及びドレイン電極６９が形成されている。これ
らバッファ層６３、チャネル６４層、多層障壁層６５を
構成する各半導体層６５ａ〜６５ｃ及びコンタクト６６
層は、ＭＢＥ法、ＭＯＣＶＤ法等を用いたエピタキシャ
ル成長により、この順序で半絶縁性ＧａＡｓ基板６２上
に形成される。
施形態によるＤＭＴの構造を模式的に示す断面図であ
る。このＤＭＴ６１においては、半絶縁性ＧａＡｓ基板
６２の上にバッファ層６３が形成され、バッファ層６３
の上にｎ型ＩｎＧａＡｓ（不純物濃度２×１０１８ｃｍ
−３）のチャネル層６４が１０ｎｍの膜厚に形成され、
チャネル層６４の上には多層障壁層６５が形成されてい
る。多層障壁層６５は、図８では膜厚１０ｎｍのｎ型Ａ
ｌＧａＡｓ層６５ａ（不純物濃度３×１０１８ｃ
ｍ−３）、膜厚２.５〜５ｎｍのノンドープＡｌＧａＡ
ｓ層６５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層６５ｃ
（不純物濃度３×１０１８ｃｍ−３）の３層構造となっ
ている。多層障壁層６５の上には、ソース電極６８及び
ドレイン電極６９と良好なオーミック接合を得るため、
ｎ＋型ＧａＡｓ（不純物濃度５×１０１８ｃｍ−３）か
らなる膜厚５０ｎｍのコンタクト層６６が形成されてお
り、コンタクト層６６の上面にオーミック接触のソース
電極６８及びドレイン電極６９が形成されている。これ
らバッファ層６３、チャネル６４層、多層障壁層６５を
構成する各半導体層６５ａ〜６５ｃ及びコンタクト６６
層は、ＭＢＥ法、ＭＯＣＶＤ法等を用いたエピタキシャ
ル成長により、この順序で半絶縁性ＧａＡｓ基板６２上
に形成される。
【００３１】コンタクト層６６の上面には、コンタクト
層６６にオーミック接触するソース電極６８及びドレイ
ン電極６９が形成されており、ソース及びドレイン電極
６８、６９間のコンタクト層６６はリセスエッチングに
よって選択的に除去されている。コンタクト層６６を部
分的に除去したリセス６７内にはｎ型ＡｌＧａＡｓ層６
５ｃが露出しており、ゲート電極７０はこのｎ型ＡｌＧ
ａＡｓ層６５ｃの上に形成された後、熱拡散によってそ
の底面がノンドープＡｌＧａＡｓ層６５ｂにショットキ
ー接触させられる。この結果、ゲート電極７０の下端部
がｎ型ＡｌＧａＡｓ層６５ｃ内に埋め込まれる。また、
ＤＭＴ６１は最終的には、ＳｉＮ等の絶縁保護膜７１で
被覆される。
層６６にオーミック接触するソース電極６８及びドレイ
ン電極６９が形成されており、ソース及びドレイン電極
６８、６９間のコンタクト層６６はリセスエッチングに
よって選択的に除去されている。コンタクト層６６を部
分的に除去したリセス６７内にはｎ型ＡｌＧａＡｓ層６
５ｃが露出しており、ゲート電極７０はこのｎ型ＡｌＧ
ａＡｓ層６５ｃの上に形成された後、熱拡散によってそ
の底面がノンドープＡｌＧａＡｓ層６５ｂにショットキ
ー接触させられる。この結果、ゲート電極７０の下端部
がｎ型ＡｌＧａＡｓ層６５ｃ内に埋め込まれる。また、
ＤＭＴ６１は最終的には、ＳｉＮ等の絶縁保護膜７１で
被覆される。
【００３２】このような構造のＤＭＴ６１におけるソー
ス及びドレイン電極６８、６９の下方におけるエネルギ
ーバンド構造（伝導帯の底）とゲート電極７０の下方に
おけるエネルギーバンド構造（伝導帯の底）をそれぞれ
図９（ａ）（ｂ）に示す。ソース及びドレイン電極６
８、６９の下方においては、多層障壁層６５が高不純物
濃度低抵抗のｎ型ＡｌＧａＡｓ層６５ａ、低不純物濃度
高抵抗のノンドープＡｌＧａＡｓ層６５ｂ、高不純物濃
度低抵抗のｎ型ＡｌＧａＡｓ層６５ｃから構成されてい
るので、図９（ａ）に示すように、中央のノンドープＡ
ｌＧａＡｓ層６５ｂの障壁高さは、エネルギーバンド構
造上電子に対して擬似的に低くなり、ソース及びドレイ
ン電極６８、６９間における多層障壁層の通過抵抗、す
なわちソース電極６８及びドレイン電極６９間の直列抵
抗を低減することができる。
ス及びドレイン電極６８、６９の下方におけるエネルギ
ーバンド構造（伝導帯の底）とゲート電極７０の下方に
おけるエネルギーバンド構造（伝導帯の底）をそれぞれ
図９（ａ）（ｂ）に示す。ソース及びドレイン電極６
８、６９の下方においては、多層障壁層６５が高不純物
濃度低抵抗のｎ型ＡｌＧａＡｓ層６５ａ、低不純物濃度
高抵抗のノンドープＡｌＧａＡｓ層６５ｂ、高不純物濃
度低抵抗のｎ型ＡｌＧａＡｓ層６５ｃから構成されてい
るので、図９（ａ）に示すように、中央のノンドープＡ
ｌＧａＡｓ層６５ｂの障壁高さは、エネルギーバンド構
造上電子に対して擬似的に低くなり、ソース及びドレイ
ン電極６８、６９間における多層障壁層の通過抵抗、す
なわちソース電極６８及びドレイン電極６９間の直列抵
抗を低減することができる。
【００３３】これに対し、ゲート電極７０の下方におい
ては、図９（ｂ）に示すように、多層障壁層６５はノン
ドープＡｌＧａＡｓ層６５ｂとｎ型ＡｌＧａＡｓ層６５
ａとからなり、ｎ型ＡｌＧａＡｓ層６５ａの不純物濃度
を低くすることによってゲート障壁機能を高くすること
ができる。
ては、図９（ｂ）に示すように、多層障壁層６５はノン
ドープＡｌＧａＡｓ層６５ｂとｎ型ＡｌＧａＡｓ層６５
ａとからなり、ｎ型ＡｌＧａＡｓ層６５ａの不純物濃度
を低くすることによってゲート障壁機能を高くすること
ができる。
【００３４】従って、このＤＭＴ６１にあっても、ｎ型
ＡｌＧａＡｓ層６５ａ、６５ｃの不純物濃度を低くする
ことによってゲート電極７０の下方におけるゲート障壁
機能を高く保つことができ、しかも、ソース及びドレイ
ン電極６８、６９の下方においては、ノンドープＡｌＧ
ａＡｓ層６５ｂによって障壁高さを実効的に低くするこ
とで直列抵抗を小さくすることが可能になる。
ＡｌＧａＡｓ層６５ａ、６５ｃの不純物濃度を低くする
ことによってゲート電極７０の下方におけるゲート障壁
機能を高く保つことができ、しかも、ソース及びドレイ
ン電極６８、６９の下方においては、ノンドープＡｌＧ
ａＡｓ層６５ｂによって障壁高さを実効的に低くするこ
とで直列抵抗を小さくすることが可能になる。
【００３５】また、従来のＤＭＴ２１では、ゲート電極
３０とチャネル層２４との間がノンドープＡｌＧａＡｓ
層のみであったので、ゲート電極の両側に目あき領域が
発生した場合には、図５に示したように空乏層３３が下
方へ長く延びていた。これに対し、このＤＭＴ６１で
は、ゲート電極７０とチャネル層６４との間にｎ型Ａｌ
ＧａＡｓ層６５ａ／ノンドープＡｌＧａＡｓ層６５ｂ／
ｎ型ＡｌＧａＡｓ層６５ｃからなる多層障壁層６５が存
在しているので、図１０に示すように、ゲート電極７０
の両側に目あき領域７２が発生しても空乏層７３がｎ型
ＡｌＧａＡｓ層６５ｃよりも下方へ延びにくく、目あき
領域７２によってソース及びドレイン電極６８、６９間
の直流抵抗が増大するのを抑制できる。
３０とチャネル層２４との間がノンドープＡｌＧａＡｓ
層のみであったので、ゲート電極の両側に目あき領域が
発生した場合には、図５に示したように空乏層３３が下
方へ長く延びていた。これに対し、このＤＭＴ６１で
は、ゲート電極７０とチャネル層６４との間にｎ型Ａｌ
ＧａＡｓ層６５ａ／ノンドープＡｌＧａＡｓ層６５ｂ／
ｎ型ＡｌＧａＡｓ層６５ｃからなる多層障壁層６５が存
在しているので、図１０に示すように、ゲート電極７０
の両側に目あき領域７２が発生しても空乏層７３がｎ型
ＡｌＧａＡｓ層６５ｃよりも下方へ延びにくく、目あき
領域７２によってソース及びドレイン電極６８、６９間
の直流抵抗が増大するのを抑制できる。
【００３６】図１１は上記のような構造の本発明実施例
によるＤＭＴ（ＤＣＨＦＥＴ）の電流電圧特性を従来例
のＤＭＴと比較して示した図である。この図において
は、横軸はゲート電圧Ｖg［Ｖ］を表わしており、縦軸
はドレイン電流（線電流密度）Ｉd［ｍＡ／ｍｍ］及び
相互コンダクタンスＧm［ｍＳ／ｍｍ］を表わしてい
る。また、実線は本発明のＤＭＴの場合を示し、破線は
従来例のＤＭＴの場合を示している。この図から明らか
なように、本発明実施例のＤＭＴによれば、従来例に比
べて高い電流値および高いＧｍを得られることが分か
る。
によるＤＭＴ（ＤＣＨＦＥＴ）の電流電圧特性を従来例
のＤＭＴと比較して示した図である。この図において
は、横軸はゲート電圧Ｖg［Ｖ］を表わしており、縦軸
はドレイン電流（線電流密度）Ｉd［ｍＡ／ｍｍ］及び
相互コンダクタンスＧm［ｍＳ／ｍｍ］を表わしてい
る。また、実線は本発明のＤＭＴの場合を示し、破線は
従来例のＤＭＴの場合を示している。この図から明らか
なように、本発明実施例のＤＭＴによれば、従来例に比
べて高い電流値および高いＧｍを得られることが分か
る。
【００３７】なお、図８のＤＭＴ６１では、チャネル層
６４としてＩｎＧａＡｓを用いているが、ＧａＡｓを用
いてもよい。また、この実施形態では、チャネル層６４
にＩｎＧａＡｓを用い、多層障壁層６５にＡｌＧａＡｓ
を用いているが、チャネル層６４の材料と多層障壁層６
５の材料とは、互いに電子親和力差が生じていればよ
く、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせ
でもよい。また、このＤＭＴでも、チャネル層６４上の
多層障壁層６５はノンドープＡｌＧａＡｓから始めても
よく、例えばチャネル層の上にノンドープ（ｉ）ＡｌＧ
ａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープ（ｉ）Ａｌ
ＧａＡｓ層／ｎ型ＡｌＧａＡｓ層からなる多層障壁層を
形成してもよい。なお、多層障壁層を構成する半導体障
壁層の各膜厚に特に規定はないが、ノンドープＡｌＧａ
Ａｓ障壁層については膜厚１０ｎｍ以下が好ましい。
６４としてＩｎＧａＡｓを用いているが、ＧａＡｓを用
いてもよい。また、この実施形態では、チャネル層６４
にＩｎＧａＡｓを用い、多層障壁層６５にＡｌＧａＡｓ
を用いているが、チャネル層６４の材料と多層障壁層６
５の材料とは、互いに電子親和力差が生じていればよ
く、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせ
でもよい。また、このＤＭＴでも、チャネル層６４上の
多層障壁層６５はノンドープＡｌＧａＡｓから始めても
よく、例えばチャネル層の上にノンドープ（ｉ）ＡｌＧ
ａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープ（ｉ）Ａｌ
ＧａＡｓ層／ｎ型ＡｌＧａＡｓ層からなる多層障壁層を
形成してもよい。なお、多層障壁層を構成する半導体障
壁層の各膜厚に特に規定はないが、ノンドープＡｌＧａ
Ａｓ障壁層については膜厚１０ｎｍ以下が好ましい。
【００３８】さらに、多層障壁層は図８のような３層構
造を繰り返した多層構造としてもよい。あるいは、チャ
ネル層の下面にも電子供給層を設けた構造としてもよ
い。
造を繰り返した多層構造としてもよい。あるいは、チャ
ネル層の下面にも電子供給層を設けた構造としてもよ
い。
【００３９】また、ゲート電極７０をｎ型ＡｌＧａＡｓ
層４５ｃ内に埋め込む場合には、コンタクト４６層をリ
セスエッチングした後、再度異方性リセスエッチングに
よってｎ型ＡｌＧａＡｓ層４５ｃを一部除去し、露出し
たノンドープＡｌＧａＡｓ層４５ｂの上にゲート電極７
０を直接に形成するようにしてもよい。
層４５ｃ内に埋め込む場合には、コンタクト４６層をリ
セスエッチングした後、再度異方性リセスエッチングに
よってｎ型ＡｌＧａＡｓ層４５ｃを一部除去し、露出し
たノンドープＡｌＧａＡｓ層４５ｂの上にゲート電極７
０を直接に形成するようにしてもよい。
【００４０】
【発明の効果】以上述べたように、本発明によれば、高
いショットキー障壁機能を維持しつつ、低い直列抵抗を
有する電界効果型半導体装置を実現することができるの
で、ＦＥＴ特性でいうところの高耐圧、最大ドレイン電
流、高Ｇｍ、低オン抵抗を有する電界効果型半導体装置
を実現することができる。
いショットキー障壁機能を維持しつつ、低い直列抵抗を
有する電界効果型半導体装置を実現することができるの
で、ＦＥＴ特性でいうところの高耐圧、最大ドレイン電
流、高Ｇｍ、低オン抵抗を有する電界効果型半導体装置
を実現することができる。
【図１】従来のＨＥＭＴ構造を模式的に示す断面図であ
る。
る。
【図２】（ａ）は同上のＨＥＭＴのソース及びドレン電
極下方における伝導帯のエネルギーバンド構造を示す
図、（ｂ）は同上のＨＥＭＴのゲート電極下方における
伝導帯のエネルギーバンド構造を示す図である。
極下方における伝導帯のエネルギーバンド構造を示す
図、（ｂ）は同上のＨＥＭＴのゲート電極下方における
伝導帯のエネルギーバンド構造を示す図である。
【図３】従来のＤＭＴ構造を模式的に示す断面図であ
る。
る。
【図４】（ａ）は同上のＤＭＴのソース及びドレン電極
下方における伝導帯のエネルギーバンド構造を示す図、
（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯
のエネルギーバンド構造を示す図である。
下方における伝導帯のエネルギーバンド構造を示す図、
（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯
のエネルギーバンド構造を示す図である。
【図５】従来のＤＭＴにおいて、目あき領域の下方に生
じる空乏層の様子を示す図である。
じる空乏層の様子を示す図である。
【図６】本発明の一実施形態によるＨＥＭＴの構造を模
式的に示す断面図である。
式的に示す断面図である。
【図７】（ａ）は同上のＨＥＭＴのソース及びドレン電
極下方における伝導帯のエネルギーバンド構造を示す
図、（ｂ）は同上のＨＥＭＴのゲート電極下方における
伝導帯のエネルギーバンド構造を示す図である。
極下方における伝導帯のエネルギーバンド構造を示す
図、（ｂ）は同上のＨＥＭＴのゲート電極下方における
伝導帯のエネルギーバンド構造を示す図である。
【図８】本発明の別な実施形態によるＤＭＴの構造を模
式的に示す断面図である。
式的に示す断面図である。
【図９】（ａ）は同上のＤＭＴのソース及びドレン電極
下方における伝導帯のエネルギーバンド構造を示す図、
（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯
のエネルギーバンド構造を示す図である。
下方における伝導帯のエネルギーバンド構造を示す図、
（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯
のエネルギーバンド構造を示す図である。
【図１０】同上のＤＭＴにおいて、目あき領域の下方に
生じる空乏層の様子を示す図である。
生じる空乏層の様子を示す図である。
【図１１】本発明の実施例によるＤＭＴと従来例による
ＤＭＴの電流電圧特性を比較して示す図である。
ＤＭＴの電流電圧特性を比較して示す図である。
４１ ＨＥＭＴ ６１ ＤＭＴ ４２、６２ 半絶縁性ＧａＡｓ基板 ４３、６３ バッファ層 ４４、６４ チャネル層 ４５、６５ 障壁層 ４５ａ、６５ａ ｎ型ＡｌＧａＡｓ層 ４５ｂ、６５ｂ ノンドープＡｌＧａＡｓ層 ４５ｃ、６５ｃ ｎ型ＡｌＧａＡｓ層 ４６、６６ コンタクト層 ４８、６８ ソース電極 ４９、６９ ドレイン電極 ５０、７０ ゲート電極
フロントページの続き Ｆターム(参考） 5F102 FA03 GB01 GC01 GD01 GJ05 GL04 GL05 GM06 GM08 GM09 GN05 GQ01 GR04 GR07 GS04 GV08 HC01
Claims (6)
- 【請求項１】 チャネル層の上に複数層からなる障壁層
を形成され、該障壁層の上方に複数のオーミック電極を
形成され、該オーミック電極間において前記障壁層の上
にショットキー電極を形成された電界効果型半導体装置
において、前記障壁層は、前記チャネル層よりも電子親
和力が小さく、少なくとも２層の高不純物濃度層とその
間に挟まれた低不純物濃度層とを含むことを特徴とする
電界効果型半導体装置。 - 【請求項２】 前記障壁層は、ｎ型層、ノンドープ層お
よびｎ型層を順次積層して形成されていることを特徴と
する、請求項１に記載の電界効果型半導体装置。 - 【請求項３】 前記ショットキー電極の底面は、前記障
壁層の低不純物濃度層に接触していることを特徴とす
る、請求項１又は２に記載の電界効果型半導体装置。 - 【請求項４】 前記障壁層において、高不純物濃度層の
間に挟まれた低不純物濃度層の膜厚は、２.５ｎｍ以上
１０ｎｍ以下であることを特徴とする、請求項１、２又
は３に記載の電界効果型半導体装置。 - 【請求項５】 前記障壁層を構成する各半導体層はＡｌ
ＧａＡｓからなることを特徴とする請求項１、２、３又
は４に記載の電界効果型半導体装置。 - 【請求項６】 前記チャネル層は、高不純物濃度の半導
体層であることを特徴とする請求項１、２、３、４又は
５に記載の電界効果型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605199A JP3707765B2 (ja) | 1999-09-09 | 1999-09-09 | 電界効果型半導体装置 |
| US09/659,134 US6605831B1 (en) | 1999-09-09 | 2000-09-11 | Field-effect semiconductor device |
| EP00119780A EP1083606B1 (en) | 1999-09-09 | 2000-09-11 | Field-effect semiconductor device |
| DE60008047T DE60008047T2 (de) | 1999-09-09 | 2000-09-11 | Feldeffekt-Halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605199A JP3707765B2 (ja) | 1999-09-09 | 1999-09-09 | 電界効果型半導体装置 |
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|---|---|---|---|
| JP2003128041A Division JP2003289083A (ja) | 2003-05-06 | 2003-05-06 | 電界効果型半導体装置 |
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|---|---|
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| JP3707765B2 JP3707765B2 (ja) | 2005-10-19 |
Family
ID=17287230
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063925A1 (ja) | 2005-11-30 | 2007-06-07 | Astellas Pharma Inc. | ２－アミノベンズアミド誘導体 |
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|---|---|---|---|---|
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| KR200274179Y1 (ko) * | 2002-01-11 | 2002-05-06 | 이광호 | 진동모터가 내장된 쿠션체 |
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| JP2004103656A (ja) * | 2002-09-05 | 2004-04-02 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
| US8134142B2 (en) * | 2006-01-25 | 2012-03-13 | Nxp B.V. | Tunneling transistor with barrier |
| US20100072484A1 (en) * | 2008-09-23 | 2010-03-25 | Triquint Semiconductor, Inc. | Heteroepitaxial gallium nitride-based device formed on an off-cut substrate |
| US8344420B1 (en) * | 2009-07-24 | 2013-01-01 | Triquint Semiconductor, Inc. | Enhancement-mode gallium nitride high electron mobility transistor |
| US20150372096A1 (en) * | 2014-06-20 | 2015-12-24 | Ishiang Shih | High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications |
| CN106920844B (zh) * | 2017-03-09 | 2019-11-29 | 电子科技大学 | 一种具有n型浮空埋层的resurf hemt器件 |
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| JPH07147395A (ja) | 1991-11-27 | 1995-06-06 | Sanyo Electric Co Ltd | 電界効果型半導体装置 |
| JPH06252175A (ja) | 1993-02-24 | 1994-09-09 | Sony Corp | 高電子移動度トランジスタ |
| JPH06267994A (ja) | 1993-03-12 | 1994-09-22 | Toshiba Corp | 化合物半導体装置 |
| JP3058262B2 (ja) * | 1996-11-28 | 2000-07-04 | 日本電気株式会社 | ヘテロ接合型電界効果トランジスタ |
| JPH11177079A (ja) | 1997-12-15 | 1999-07-02 | Nec Corp | 電界効果トランジスタ |
| US6057566A (en) * | 1998-04-29 | 2000-05-02 | Motorola, Inc. | Semiconductor device |
| JP4507285B2 (ja) * | 1998-09-18 | 2010-07-21 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP2000349280A (ja) | 1999-06-03 | 2000-12-15 | Nec Corp | 半導体装置及びその製造方法並びに半導体基板構造 |
-
1999
- 1999-09-09 JP JP25605199A patent/JP3707765B2/ja not_active Expired - Lifetime
-
2000
- 2000-09-11 DE DE60008047T patent/DE60008047T2/de not_active Expired - Lifetime
- 2000-09-11 US US09/659,134 patent/US6605831B1/en not_active Expired - Lifetime
- 2000-09-11 EP EP00119780A patent/EP1083606B1/en not_active Expired - Lifetime
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| DE60008047D1 (de) | 2004-03-11 |
| EP1083606A1 (en) | 2001-03-14 |
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