JP3058262B2 - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 30
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 22
- 239000000203 mixture Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 247
- 230000000694 effects Effects 0.000 description 32
- 238000009826 distribution Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 16
- 230000007423 decrease Effects 0.000 description 11
- 239000002184 metal Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 4
- 125000005842 heteroatom Chemical group 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 241001538234 Nala Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に短
チャンネル効果を抑制するヘテロ接合型電界効果トラン
ジスタに関する。
チャンネル効果を抑制するヘテロ接合型電界効果トラン
ジスタに関する。
【０００２】
【従来の技術】図１０は、特開昭５７−１７６７７３号
公報に示される従来のＨＪＦＥＴ（ＨＥＭＴとも呼ばれ
る）の一例を示す断面図である。ＨＪＦＥＴの高周波特
性は、ゲート電極８下を電子が流れる時間に逆比例する
ため、ゲート長を短くすることが高周波特性を向上させ
るためには重要である。
公報に示される従来のＨＪＦＥＴ（ＨＥＭＴとも呼ばれ
る）の一例を示す断面図である。ＨＪＦＥＴの高周波特
性は、ゲート電極８下を電子が流れる時間に逆比例する
ため、ゲート長を短くすることが高周波特性を向上させ
るためには重要である。
【０００３】しかしながら、単純にゲート長を短くする
と、短チャンネル効果が顕著に現れる。この短チャンネ
ル効果とは、ゲート長を短くしたときに、しきい値電圧
が負側に変動し、サブスレッショルド特性が劣化する現
象である。しきい値電圧が変動すると、素子製造時の歩
留まりが低下するだけでなく、サブスレッショルド特性
の悪化によりゲート電圧をしきい値電圧にしてもドレイ
ン電流が流れ始めるのでリーク電流が増加する。このた
め、特に高集積化を達成するために、高歩留まりと低消
費電力化を図るには、短チャンネル効果の抑制が求めら
れていた。
と、短チャンネル効果が顕著に現れる。この短チャンネ
ル効果とは、ゲート長を短くしたときに、しきい値電圧
が負側に変動し、サブスレッショルド特性が劣化する現
象である。しきい値電圧が変動すると、素子製造時の歩
留まりが低下するだけでなく、サブスレッショルド特性
の悪化によりゲート電圧をしきい値電圧にしてもドレイ
ン電流が流れ始めるのでリーク電流が増加する。このた
め、特に高集積化を達成するために、高歩留まりと低消
費電力化を図るには、短チャンネル効果の抑制が求めら
れていた。
【０００４】この短チャンネル効果の抑制は、ゲート電
極８の電荷によるチャネル層３の電荷制御を、より確実
に行うことができれば達成できる。
極８の電荷によるチャネル層３の電荷制御を、より確実
に行うことができれば達成できる。
【０００５】一つの方法として、図１０に示す従来のＨ
ＪＦＥＴ構造において、ゲート金属８とチャネル層３を
流れる電子の位置の間の距離を短くする方法が考えられ
る。即ち、電子供給層１５を薄くする方法である。しか
し、電子供給層を薄層化すると、第１にしきい値電圧が
高くなり、低いしきい値電圧の設定が不可能になる問題
点がある。これは、電子供給層がチャネル層３の電子の
数を決定し、しきい値電圧を決めているが、電子供給層
厚が減少するとチャネル層３に存在する電子数が減り、
しきい値電圧が上昇してしまうためである。
ＪＦＥＴ構造において、ゲート金属８とチャネル層３を
流れる電子の位置の間の距離を短くする方法が考えられ
る。即ち、電子供給層１５を薄くする方法である。しか
し、電子供給層を薄層化すると、第１にしきい値電圧が
高くなり、低いしきい値電圧の設定が不可能になる問題
点がある。これは、電子供給層がチャネル層３の電子の
数を決定し、しきい値電圧を決めているが、電子供給層
厚が減少するとチャネル層３に存在する電子数が減り、
しきい値電圧が上昇してしまうためである。
【０００６】また、第２の問題点として、ゲート８とチ
ャネル層３の間のリーク電流が著しく増加する問題があ
る。即ち、電子供給層１５は、チャネル層３中の電子が
ゲート電極８側へ直接流れ込むのを防止するバリア層と
しても働いているが、電子供給層１５の厚さを減らすと
バリア層が薄くなるためにゲートリーク電流が増加して
しまうためである。従って、単純に電子供給層を薄くす
るだけの方法は採用できない。
ャネル層３の間のリーク電流が著しく増加する問題があ
る。即ち、電子供給層１５は、チャネル層３中の電子が
ゲート電極８側へ直接流れ込むのを防止するバリア層と
しても働いているが、電子供給層１５の厚さを減らすと
バリア層が薄くなるためにゲートリーク電流が増加して
しまうためである。従って、単純に電子供給層を薄くす
るだけの方法は採用できない。
【０００７】もう一つの方法として、チャネル層を流れ
る電子がＧａＡｓ基板側に拡散するのを抑制する方法が
ある。図１１は、特公平３−２８０６５号公報に示され
たＨＪＦＥＴの断面構造図である。図１１のＨＪＦＥＴ
では、チャネル層１１に、高ドナードープのｎ−ＧａＡ
ｓ層を挿入しているため、ｎ−ＧａＡｓ層を中心として
バンドが凹に曲がり、電子がチャネル層に集中しやすく
なっている。さらに、このチャネル層の上下はｉ−Ａｌ
ＧａＡｓ層で挟まれ、ヘテロ接合界面を形成しているた
め、チャネル層の電子がＧａＡｓ基板５やゲート側に拡
散するのを防ぐことができる。この結果、ゲート長が１
μｍ付近での短チャンネル効果を抑制することができ
る。さらに、チャネル層１１は１００Å以下としている
ため、量子効果により電子の輸送特性が向上し、デバイ
ス特性の向上を図ることができる。
る電子がＧａＡｓ基板側に拡散するのを抑制する方法が
ある。図１１は、特公平３−２８０６５号公報に示され
たＨＪＦＥＴの断面構造図である。図１１のＨＪＦＥＴ
では、チャネル層１１に、高ドナードープのｎ−ＧａＡ
ｓ層を挿入しているため、ｎ−ＧａＡｓ層を中心として
バンドが凹に曲がり、電子がチャネル層に集中しやすく
なっている。さらに、このチャネル層の上下はｉ−Ａｌ
ＧａＡｓ層で挟まれ、ヘテロ接合界面を形成しているた
め、チャネル層の電子がＧａＡｓ基板５やゲート側に拡
散するのを防ぐことができる。この結果、ゲート長が１
μｍ付近での短チャンネル効果を抑制することができ
る。さらに、チャネル層１１は１００Å以下としている
ため、量子効果により電子の輸送特性が向上し、デバイ
ス特性の向上を図ることができる。
【０００８】しかしながらこのＨＪＦＥＴ構造では、ゲ
ート長が１μｍ付近で起きる短チャンネル効果は抑制で
きても、ゲート長が０．１μｍ付近での短チャンネル効
果はほとんど抑制することが出来ない。ゲート長が０．
１μｍ付近まで短くなるとチャネル層１１中の電荷の制
御に用いられるゲート金属８上の電荷量が減少し、チャ
ネル層１１に存在する電子を制御すること自体が困難に
なるので、ＧａＡｓ基板５側への電子の拡散を防ぐだけ
では不十分であるからである。
ート長が１μｍ付近で起きる短チャンネル効果は抑制で
きても、ゲート長が０．１μｍ付近での短チャンネル効
果はほとんど抑制することが出来ない。ゲート長が０．
１μｍ付近まで短くなるとチャネル層１１中の電荷の制
御に用いられるゲート金属８上の電荷量が減少し、チャ
ネル層１１に存在する電子を制御すること自体が困難に
なるので、ＧａＡｓ基板５側への電子の拡散を防ぐだけ
では不十分であるからである。
【０００９】また、第２の問題点として、デバイス特性
が劣化しやすい問題点がある。即ち、チャネル層１１の
うち特に電荷の集中するｎ−ＧａＡｓ層は高ドナードー
プされているので、高ドープされたドナーによるイオン
化不純物散乱のために電子輸送特性が劣化するからであ
る。
が劣化しやすい問題点がある。即ち、チャネル層１１の
うち特に電荷の集中するｎ−ＧａＡｓ層は高ドナードー
プされているので、高ドープされたドナーによるイオン
化不純物散乱のために電子輸送特性が劣化するからであ
る。
【００１０】
【発明が解決しようとする課題】本発明は、短チャンネ
ル効果を抑制し、しきい値変動を低減し、歩留りの向上
を図ることができるヘテロ接合型トランジスタ構造を提
供することを目的とする。
ル効果を抑制し、しきい値変動を低減し、歩留りの向上
を図ることができるヘテロ接合型トランジスタ構造を提
供することを目的とする。
【００１１】本発明によれば、短チャンネル効果を抑制
することにより、サブスレッショルド特性を向上させ、
しきい値電圧時のドレイン電流を低減させることで低消
費電力ヘテロ接合型トランジスタ構造を提供するができ
る。さらに本発明によれば、ｇｍを向上させ、デバイス
特性の優れたヘテロ接合型トランジスタ構造を提供する
ことができる。
することにより、サブスレッショルド特性を向上させ、
しきい値電圧時のドレイン電流を低減させることで低消
費電力ヘテロ接合型トランジスタ構造を提供するができ
る。さらに本発明によれば、ｇｍを向上させ、デバイス
特性の優れたヘテロ接合型トランジスタ構造を提供する
ことができる。
【００１２】
【課題を解決するための手段】本発明は、半導体基板上
に設けたドーピングされていない半導体で形成したチャ
ネル層と、このチャネル層よりバンドギャップが広くド
ーピングされた半導体で形成した第１の電子供給層と、
このチャネル層よりバンドギャップが広くドーピングさ
れた半導体で形成されかつ厚さが３０Å〜１００Åの第
２の電子供給層とを、チャネル層を下側から第１の電子
供給層、上側から第２の電子供給層で挟むように設け、
さらに第２の電子供給層上にゲート電極、ソース電極お
よびドレイン電極を備え、このゲート電極が直接に第２
の電子供給層に接していることを特徴とするヘテロ接合
型電界効果トランジスタに関する。
に設けたドーピングされていない半導体で形成したチャ
ネル層と、このチャネル層よりバンドギャップが広くド
ーピングされた半導体で形成した第１の電子供給層と、
このチャネル層よりバンドギャップが広くドーピングさ
れた半導体で形成されかつ厚さが３０Å〜１００Åの第
２の電子供給層とを、チャネル層を下側から第１の電子
供給層、上側から第２の電子供給層で挟むように設け、
さらに第２の電子供給層上にゲート電極、ソース電極お
よびドレイン電極を備え、このゲート電極が直接に第２
の電子供給層に接していることを特徴とするヘテロ接合
型電界効果トランジスタに関する。
【００１３】本発明では、チャネル層が第１および第２
の２つの電子供給層で挟まれ、かつゲート側の第２の電
子供給層厚が１００Å以下に制限されているため、ゲー
ト金属とチャネル層中の電子の位置との間の距離（△
ｄ）を短くできるので、短チャンネル効果を抑制でき
る。
の２つの電子供給層で挟まれ、かつゲート側の第２の電
子供給層厚が１００Å以下に制限されているため、ゲー
ト金属とチャネル層中の電子の位置との間の距離（△
ｄ）を短くできるので、短チャンネル効果を抑制でき
る。
【００１４】△ｄが短縮されたことで、ゲート金属の電
荷によるチャネル層の電子の制御が容易になりｇｍを向
上させることができ、デバイス特性の向上も図ることが
できる。
荷によるチャネル層の電子の制御が容易になりｇｍを向
上させることができ、デバイス特性の向上も図ることが
できる。
【００１５】また、しきい値電圧の設定は、ゲート側の
電子供給層を薄くしても、基板側の第１の電子供給層厚
により調節することができるのでしきい値電圧が高くな
ることがない。
電子供給層を薄くしても、基板側の第１の電子供給層厚
により調節することができるのでしきい値電圧が高くな
ることがない。
【００１６】さらに、しきい値電圧が０．１Ｖ程度のエ
ンハンスメント型トランジスタ（Ｅ−ＦＥＴ）構造とし
た場合でも第１の電子供給層である基板側の電子供給層
の方を第２の電子供給層であるゲート側の電子供給層よ
りも厚くすることで、チャネル層中の電子を基板側の電
子供給層側に集中させることができる。この効果により
ゲート電圧がしきい値近傍に近づいても電子の位置がゲ
ートから遠ざかる方向に移動しないために、しきい値電
圧近傍でのサブスレッショルド特性を向上させることが
できる。従って、ゲート電圧がしきい値近傍のときのド
レイン電流（ドレインリーク電流）を抑制でき、低消費
電力化を図ることができる。同時に、短チャンネル効果
によるしきい値変動をより効果的に抑制できる。
ンハンスメント型トランジスタ（Ｅ−ＦＥＴ）構造とし
た場合でも第１の電子供給層である基板側の電子供給層
の方を第２の電子供給層であるゲート側の電子供給層よ
りも厚くすることで、チャネル層中の電子を基板側の電
子供給層側に集中させることができる。この効果により
ゲート電圧がしきい値近傍に近づいても電子の位置がゲ
ートから遠ざかる方向に移動しないために、しきい値電
圧近傍でのサブスレッショルド特性を向上させることが
できる。従って、ゲート電圧がしきい値近傍のときのド
レイン電流（ドレインリーク電流）を抑制でき、低消費
電力化を図ることができる。同時に、短チャンネル効果
によるしきい値変動をより効果的に抑制できる。
【００１７】本発明では、ゲート側の第２の電子供給層
は単層であってもよいが、多層構造とすることができ
る。多層構造とするときは、少なくともチャネル層と接
する層はドーピングされ、チャネル層と接していない層
の中の１層は積層構造の平均よりも広いバンドギャプを
もつドーピングまたはノンドーピングの半導体層である
ことがことが好ましい。例えば３層構造として、第２の
電子供給層の平均バンドギャップよりも広い例えばＡｌ
Ａｓ層等を内側の層として、その上下の層をドープされ
た半導体層で形成することができる。このようにする
と、ゲート金属とチャネル層の間の実質上のバリア高さ
が増加し、ゲート側の第２の電子供給層の厚さを１００
Å以下としてもゲート金属とチャネル層の間のゲートリ
ーク電流を従来以上に低減させることができ、同時に低
消費電力化を図ることができる。
は単層であってもよいが、多層構造とすることができ
る。多層構造とするときは、少なくともチャネル層と接
する層はドーピングされ、チャネル層と接していない層
の中の１層は積層構造の平均よりも広いバンドギャプを
もつドーピングまたはノンドーピングの半導体層である
ことがことが好ましい。例えば３層構造として、第２の
電子供給層の平均バンドギャップよりも広い例えばＡｌ
Ａｓ層等を内側の層として、その上下の層をドープされ
た半導体層で形成することができる。このようにする
と、ゲート金属とチャネル層の間の実質上のバリア高さ
が増加し、ゲート側の第２の電子供給層の厚さを１００
Å以下としてもゲート金属とチャネル層の間のゲートリ
ーク電流を従来以上に低減させることができ、同時に低
消費電力化を図ることができる。
【００１８】
［第１の実施の形態］図１は本発明の第１の実施の形態
の構成を示すヘテロ接合型電界効果トランジスタの断面
図である。ｉ−ＩｎＧａＡｓのチャネル層３は、２つの
電子供給層で挟まれている。第２の電子供給層であるゲ
ート側の電子供給層１はｎ−ＡｌＡｓ層またはｉ−Ａｌ
Ａｓ層１４をｎ−ＡｌＧａＡｓ層で挟んだ構造である。
この電子供給層１全体の層厚は１００Å以下に制限され
る。
の構成を示すヘテロ接合型電界効果トランジスタの断面
図である。ｉ−ＩｎＧａＡｓのチャネル層３は、２つの
電子供給層で挟まれている。第２の電子供給層であるゲ
ート側の電子供給層１はｎ−ＡｌＡｓ層またはｉ−Ａｌ
Ａｓ層１４をｎ−ＡｌＧａＡｓ層で挟んだ構造である。
この電子供給層１全体の層厚は１００Å以下に制限され
る。
【００１９】図３の特性図に示されるように、電子供給
層１の厚さが１００Å以下になると急激に、チャネル電
子のゲート電極８からの距離△ｄが減少する。この△ｄ
が減少することにより短チャンネル効果は効果的に抑制
される。
層１の厚さが１００Å以下になると急激に、チャネル電
子のゲート電極８からの距離△ｄが減少する。この△ｄ
が減少することにより短チャンネル効果は効果的に抑制
される。
【００２０】また、電子供給層１の内層としてＡｌＡｓ
層１４を設けたのは、ゲート８とチャネル層３との間の
リーク電流が増加するのを防ぐためである。ここで電子
供給層１をＡｌＡｓ層１４のみで、または高いＡｌ組成
のＡｌＧａＡｓ層のみで形成しないのは、Ａｌ組成が高
いＡｌＧａＡｓは、水洗等によってもＡｌがエッチング
され、デバイス製造プロセス上の不都合があるからであ
る。
層１４を設けたのは、ゲート８とチャネル層３との間の
リーク電流が増加するのを防ぐためである。ここで電子
供給層１をＡｌＡｓ層１４のみで、または高いＡｌ組成
のＡｌＧａＡｓ層のみで形成しないのは、Ａｌ組成が高
いＡｌＧａＡｓは、水洗等によってもＡｌがエッチング
され、デバイス製造プロセス上の不都合があるからであ
る。
【００２１】ｎ−ＡｌＧａＡｓの電子供給層２は、電子
供給層１の膜厚を１００Å以下とすることにより高くな
るしきい値電圧を調節するために導入している。しきい
値が０．１ＶのＥ−ＦＥＴを作製する場合、電子供給層
２の厚さは１００〜１５０Åである。
供給層１の膜厚を１００Å以下とすることにより高くな
るしきい値電圧を調節するために導入している。しきい
値が０．１ＶのＥ−ＦＥＴを作製する場合、電子供給層
２の厚さは１００〜１５０Åである。
【００２２】バッファ層４は、電子供給層２と同じバン
ドギャップでドープしていない半導体で形成することが
好ましい。電子供給層２がｎ−ＡｌＧａＡｓ層の場合
は、バッファ層４はｉ−ＡｌＧａＡｓ層であることが望
ましい。これは、電子供給層１、２の材料としてＡｌＧ
ａＡｓ、ＡｌＡｓ等のＡｌＧａＡｓ系の半導体を用いた
場合、電子供給層２の厚さは１００Å以上になり、エネ
ルギーバンドが下がるため、バッファ層４が電子供給層
２よりもバンドギャップが小さいと電子供給層２とバッ
ファ層４の界面に電子がたまってしまうからである。
ドギャップでドープしていない半導体で形成することが
好ましい。電子供給層２がｎ−ＡｌＧａＡｓ層の場合
は、バッファ層４はｉ−ＡｌＧａＡｓ層であることが望
ましい。これは、電子供給層１、２の材料としてＡｌＧ
ａＡｓ、ＡｌＡｓ等のＡｌＧａＡｓ系の半導体を用いた
場合、電子供給層２の厚さは１００Å以上になり、エネ
ルギーバンドが下がるため、バッファ層４が電子供給層
２よりもバンドギャップが小さいと電子供給層２とバッ
ファ層４の界面に電子がたまってしまうからである。
【００２３】次に、図１のヘテロ接合型電界効果トラン
ジスタの動作について、図２から図５を参照して説明す
る。
ジスタの動作について、図２から図５を参照して説明す
る。
【００２４】図２は、本発明のエネルギーバンド構造と
電子濃度分布を示している。図の横軸は、ゲート金属８
と電子供給層１の界面からＧａＡｓ基板５方向の深さを
示している。実線はエネルギーバンド構造を、また点線
は電子濃度分布を表す。この図では、ゲート金属に０．
６Ｖの電圧をかけた場合を示してある。
電子濃度分布を示している。図の横軸は、ゲート金属８
と電子供給層１の界面からＧａＡｓ基板５方向の深さを
示している。実線はエネルギーバンド構造を、また点線
は電子濃度分布を表す。この図では、ゲート金属に０．
６Ｖの電圧をかけた場合を示してある。
【００２５】はじめにエネルギーバンド図について説明
する。電子供給層１は、この場合６０Åの２×１０18ｃ
ｍ-3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓであり、内層として
その中にＡｌＡｓ層１４が２０Å厚で挿入してあり、バ
ンドが凸状になっている。電子供給層１の厚さは１００
Å以下に制限されているために、チャネル層３のバンド
は引きずられて電子供給層１側が持ち上がっている。チ
ャネル層３の下に位置する電子供給層２はチャネル層３
のバンドを下げている。チャネル層３のバンドが電子供
給層１によって持ち上げられ過ぎてしきい値電圧が高く
なるのを防止するためである。この図では、電子供給層
２は１２０Åの２×１０18ｃｍ-3ＳｉドープＡｌ0.2Ｇ
ａ0.8Ａｓであり、しきい値電圧は０．１Ｖになってい
る。
する。電子供給層１は、この場合６０Åの２×１０18ｃ
ｍ-3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓであり、内層として
その中にＡｌＡｓ層１４が２０Å厚で挿入してあり、バ
ンドが凸状になっている。電子供給層１の厚さは１００
Å以下に制限されているために、チャネル層３のバンド
は引きずられて電子供給層１側が持ち上がっている。チ
ャネル層３の下に位置する電子供給層２はチャネル層３
のバンドを下げている。チャネル層３のバンドが電子供
給層１によって持ち上げられ過ぎてしきい値電圧が高く
なるのを防止するためである。この図では、電子供給層
２は１２０Åの２×１０18ｃｍ-3ＳｉドープＡｌ0.2Ｇ
ａ0.8Ａｓであり、しきい値電圧は０．１Ｖになってい
る。
【００２６】ここで電子供給層２のバンドが下がってい
るため、もしバッファ層との間にヘテロ界面が生じると
その部分に電子が溜まってしまう。このため、バッファ
層は、電子供給層２と同じ半導体であることが望まし
い。この図ではｉ−Ａｌ0.2Ｇａ0.8Ａｓにしてあるの
で、電子供給層２とバッファ層４の間に電子がたまらな
いようになっている。
るため、もしバッファ層との間にヘテロ界面が生じると
その部分に電子が溜まってしまう。このため、バッファ
層は、電子供給層２と同じ半導体であることが望まし
い。この図ではｉ−Ａｌ0.2Ｇａ0.8Ａｓにしてあるの
で、電子供給層２とバッファ層４の間に電子がたまらな
いようになっている。
【００２７】次に電子濃度分布について説明する。同じ
く図２に示されるように電子はチャネル層３に溜まって
おり、チャネル層の中で特に電子供給層２側に集中して
いる。これは、チャネル層のバンドが電子供給層２側に
向かって下がっているためである。このため、電子濃度
のピーク位置とゲート金属８の間の距離△ｄは図から分
かるようにほぼ電子供給層１とチャネル層３の厚さの和
で決定される。したがって本発明構造では、電子供給層
１とチャネル層３の厚さの低減が、短チャンネル効果抑
制に重要となる。
く図２に示されるように電子はチャネル層３に溜まって
おり、チャネル層の中で特に電子供給層２側に集中して
いる。これは、チャネル層のバンドが電子供給層２側に
向かって下がっているためである。このため、電子濃度
のピーク位置とゲート金属８の間の距離△ｄは図から分
かるようにほぼ電子供給層１とチャネル層３の厚さの和
で決定される。したがって本発明構造では、電子供給層
１とチャネル層３の厚さの低減が、短チャンネル効果抑
制に重要となる。
【００２８】ここで電子供給層の厚さについて説明す
る。図３は、しきい値電圧を０．１Ｖに固定し、チャネ
ル層厚を１５０Åとした時の、△ｄの電子供給層１（図
１０では１５に相当）の厚さ依存性を示している。な
お、しきい値をあわせるために、電子供給層２の厚さは
０Åから１２０Åまで変えてある。図１０に示す従来例
では、しきい値電圧を０．１Ｖとするためには電子供給
層（１５；図１の１に相当）の厚みは２２０Å必要で、
この時△ｄは２５０Åとなる。電子供給層１の厚みを１
００Åまで減らしても△ｄがほとんど変化しないのは、
電子供給層１と電子供給層２の厚さのバランスから、２
２０Åから１００Åまで、チャネル層３中の電子濃度の
ピーク位置が電子供給層１側から電子供給層２側へとゲ
ート電極８から遠ざかっていくために電子供給層１の減
少分を相殺するからである。したがって、△ｄを減らす
ためには、電子供給層１の厚さとしては、少なくとも１
００Å以下でなければならない。
る。図３は、しきい値電圧を０．１Ｖに固定し、チャネ
ル層厚を１５０Åとした時の、△ｄの電子供給層１（図
１０では１５に相当）の厚さ依存性を示している。な
お、しきい値をあわせるために、電子供給層２の厚さは
０Åから１２０Åまで変えてある。図１０に示す従来例
では、しきい値電圧を０．１Ｖとするためには電子供給
層（１５；図１の１に相当）の厚みは２２０Å必要で、
この時△ｄは２５０Åとなる。電子供給層１の厚みを１
００Åまで減らしても△ｄがほとんど変化しないのは、
電子供給層１と電子供給層２の厚さのバランスから、２
２０Åから１００Åまで、チャネル層３中の電子濃度の
ピーク位置が電子供給層１側から電子供給層２側へとゲ
ート電極８から遠ざかっていくために電子供給層１の減
少分を相殺するからである。したがって、△ｄを減らす
ためには、電子供給層１の厚さとしては、少なくとも１
００Å以下でなければならない。
【００２９】しかしながら、あまりに薄いとゲート・チ
ャネル層間のゲートリーク電流が急激に増加してしまう
という問題がある。
ャネル層間のゲートリーク電流が急激に増加してしまう
という問題がある。
【００３０】図４は電子供給層１（図１０では１５に相
当）の厚さとゲートリーク電流の関係を示している。ゲ
ート電圧は０．６Ｖである。参考のために、従来例の場
合のゲートリーク電流値についても記した。ａの実線
は、図１の構造において、電子供給層１にＡｌＡｓ層１
４を導入しない場合である。ＡｌＡｓ層１４がない場
合、本発明構造では従来例よりもゲートリーク電流が増
加してしまうが、ＡｌＡｓ層１４を２０Å厚で入れるこ
とにより、電子供給層１の厚さを６０Åとしても従来例
よりもゲートリーク電流は抑制されることが分かる。し
たがって、電子供給層１の厚さを６０Åとした場合は電
子供給層１中にＡｌＡｓ層を２０Å挿入することが好ま
しい。
当）の厚さとゲートリーク電流の関係を示している。ゲ
ート電圧は０．６Ｖである。参考のために、従来例の場
合のゲートリーク電流値についても記した。ａの実線
は、図１の構造において、電子供給層１にＡｌＡｓ層１
４を導入しない場合である。ＡｌＡｓ層１４がない場
合、本発明構造では従来例よりもゲートリーク電流が増
加してしまうが、ＡｌＡｓ層１４を２０Å厚で入れるこ
とにより、電子供給層１の厚さを６０Åとしても従来例
よりもゲートリーク電流は抑制されることが分かる。し
たがって、電子供給層１の厚さを６０Åとした場合は電
子供給層１中にＡｌＡｓ層を２０Å挿入することが好ま
しい。
【００３１】また、本発明において、電子供給層の最小
の厚さは許容されるリーク電流を考慮して、電子供給層
１に挿入される内層のバンドギャップおよびその層厚を
適宜調整して決めることができるが、膜厚が薄すぎると
リーク電流を十分に低下させることができないので通常
は、電子供給層の厚さは３０Å以上であることが好まし
い。
の厚さは許容されるリーク電流を考慮して、電子供給層
１に挿入される内層のバンドギャップおよびその層厚を
適宜調整して決めることができるが、膜厚が薄すぎると
リーク電流を十分に低下させることができないので通常
は、電子供給層の厚さは３０Å以上であることが好まし
い。
【００３２】図４では電子供給層１にＡｌＡｓ層１４を
導入した場合について示したが、ＡｌＡｓ層は潮解性等
があってデバイスプロセスとの整合性が悪いという問題
がある。そこで、実使用上の観点から、ＡｌＡｓ層１４
に代えて図１３に示すようにＡｌ0.45Ｇａ0.55Ａｓ層１
７を用いて、Ａｌ0.2Ｇａ0.8Ａｓ／Ａｌ0.45Ｇａ0.55Ａ
ｓ／Ａｌ0.2Ｇａ0.8Ａｓの３層構造の電子供給層１６と
する方が好ましい。
導入した場合について示したが、ＡｌＡｓ層は潮解性等
があってデバイスプロセスとの整合性が悪いという問題
がある。そこで、実使用上の観点から、ＡｌＡｓ層１４
に代えて図１３に示すようにＡｌ0.45Ｇａ0.55Ａｓ層１
７を用いて、Ａｌ0.2Ｇａ0.8Ａｓ／Ａｌ0.45Ｇａ0.55Ａ
ｓ／Ａｌ0.2Ｇａ0.8Ａｓの３層構造の電子供給層１６と
する方が好ましい。
【００３３】図１２はこの場合のＡｌ0.45Ｇａ0.55Ａｓ
層厚ＴAlとゲートリーク電流の関係を表したものであ
る。図１２から分かるようにＡｌ0.45Ｇａ0.55Ａｓ層を
３０Å挿入することにより電子供給層の厚さが６０Åで
も従来構造と同程度までゲートリーク電流を抑制でき
る。
層厚ＴAlとゲートリーク電流の関係を表したものであ
る。図１２から分かるようにＡｌ0.45Ｇａ0.55Ａｓ層を
３０Å挿入することにより電子供給層の厚さが６０Åで
も従来構造と同程度までゲートリーク電流を抑制でき
る。
【００３４】このようにして、本発明ではゲートリーク
電流を低減させることができるため、消費電力を減らす
ことができる。
電流を低減させることができるため、消費電力を減らす
ことができる。
【００３５】次にチャネル層の厚さについて説明する。
図１に示す構造では、△ｄの低減はチャネル層厚にも依
存している。チャネル層３がｉ−ＩｎＧａＡｓの場合、
Ｉｎ組成を増やすほど電子輸送特性が向上するためＩｎ
組成を高める方がよいが、Ｉｎ組成を増やすほどＩｎＧ
ａＡｓの格子定数がＡｌＧａＡｓやＧａＡｓの格子定数
とずれるためにＩｎＧａＡｓ中に結晶欠陥が入りやすく
なる。即ち、Ｉｎ組成は０．３５以下であることが好ま
しく、これ以上のＩｎ組成ではＩｎＧａＡｓチャネル層
に結晶欠陥が多量に発生し、電子輸送性が劣化しはじめ
る。
図１に示す構造では、△ｄの低減はチャネル層厚にも依
存している。チャネル層３がｉ−ＩｎＧａＡｓの場合、
Ｉｎ組成を増やすほど電子輸送特性が向上するためＩｎ
組成を高める方がよいが、Ｉｎ組成を増やすほどＩｎＧ
ａＡｓの格子定数がＡｌＧａＡｓやＧａＡｓの格子定数
とずれるためにＩｎＧａＡｓ中に結晶欠陥が入りやすく
なる。即ち、Ｉｎ組成は０．３５以下であることが好ま
しく、これ以上のＩｎ組成ではＩｎＧａＡｓチャネル層
に結晶欠陥が多量に発生し、電子輸送性が劣化しはじめ
る。
【００３６】チャネル層３の厚さは臨界膜厚以下に設定
されるが、この膜厚はＩｎ組成の増加とともに減少す
る。この傾向は、本発明構造において△ｄを減少させる
方向に働くため、チャネル層のＩｎ組成の増加は、電子
輸送特性の向上ばかりでなく、短チャンネル効果を抑制
するためにも重要となる。例えば、ＩｎＧａＡｓチャネ
ル層のＩｎ組成が０．３５であれば、この時の臨界膜厚
は６０Åである。薄すぎるとキャリア濃度が低下するの
で通常は４０Å以上であることが好ましい。
されるが、この膜厚はＩｎ組成の増加とともに減少す
る。この傾向は、本発明構造において△ｄを減少させる
方向に働くため、チャネル層のＩｎ組成の増加は、電子
輸送特性の向上ばかりでなく、短チャンネル効果を抑制
するためにも重要となる。例えば、ＩｎＧａＡｓチャネ
ル層のＩｎ組成が０．３５であれば、この時の臨界膜厚
は６０Åである。薄すぎるとキャリア濃度が低下するの
で通常は４０Å以上であることが好ましい。
【００３７】なお、このように△ｄをより短くできる
と、短チャンネル効果の抑制ばかりでなくｇｍも向上さ
せることができる。
と、短チャンネル効果の抑制ばかりでなくｇｍも向上さ
せることができる。
【００３８】ところで、図１０に示す従来例では、チャ
ネル層３に存在する電子は電子供給層１５側に集中する
ため、△ｄは電子供給層１５の厚さのみで決定される。
そのため、従来例ではチャネル層３を薄くしても、△ｄ
を短くできず短チャンネル効果抑制に効果がない。
ネル層３に存在する電子は電子供給層１５側に集中する
ため、△ｄは電子供給層１５の厚さのみで決定される。
そのため、従来例ではチャネル層３を薄くしても、△ｄ
を短くできず短チャンネル効果抑制に効果がない。
【００３９】図５は、ゲート電圧を変化させたときのバ
ンド構造と、電子濃度分布の変化を示している。図の横
軸は、図２と同様に、ゲート電極と電子供給層１（図１
０では１５）の界面からの深さを示している。点線はし
きい値電圧近傍である０．１５Ｖのゲート電圧をかけた
とき、また実線は０．６Ｖのゲート電圧をかけたときの
場合を示してある。なお、ゲート電圧が０．１５Ｖの電
子濃度分布はゲート電圧が０．６Ｖの電子濃度分布のス
ケールとあわせるために４０００倍してある。
ンド構造と、電子濃度分布の変化を示している。図の横
軸は、図２と同様に、ゲート電極と電子供給層１（図１
０では１５）の界面からの深さを示している。点線はし
きい値電圧近傍である０．１５Ｖのゲート電圧をかけた
とき、また実線は０．６Ｖのゲート電圧をかけたときの
場合を示してある。なお、ゲート電圧が０．１５Ｖの電
子濃度分布はゲート電圧が０．６Ｖの電子濃度分布のス
ケールとあわせるために４０００倍してある。
【００４０】図の電子濃度分布を見ると分かるように、
図１０で示される従来例では図５の下図のようにゲート
電圧がしきい値電圧に近づくと電子濃度のピーク位置は
ゲートから遠ざかると同時に電子はチャネル層に広がる
のが分かる。従って従来の構造では、しきい値電圧に近
づくほどゲート電極８の電荷によるチャネル層３の電子
の制御が困難になっている。この傾向は、図１１で示さ
れる従来例でも同様である。
図１０で示される従来例では図５の下図のようにゲート
電圧がしきい値電圧に近づくと電子濃度のピーク位置は
ゲートから遠ざかると同時に電子はチャネル層に広がる
のが分かる。従って従来の構造では、しきい値電圧に近
づくほどゲート電極８の電荷によるチャネル層３の電子
の制御が困難になっている。この傾向は、図１１で示さ
れる従来例でも同様である。
【００４１】一方、本発明では、ゲート電圧がしきい値
電圧に近づいても電子濃度のピーク位置もまた電子濃度
分布形状もほとんど変化せず、ゲート電極８の電荷によ
るチャネル層の電子の制御を容易に行うことができる。
即ち、短チャンネル効果を効果的に抑制できることを示
している。
電圧に近づいても電子濃度のピーク位置もまた電子濃度
分布形状もほとんど変化せず、ゲート電極８の電荷によ
るチャネル層の電子の制御を容易に行うことができる。
即ち、短チャンネル効果を効果的に抑制できることを示
している。
【００４２】さらに、しきい値近傍で電子濃度分布およ
び位置が変化しないことから、サブスレッショルド特性
も向上し、ゲート電圧がしきい値電圧をとるときのドレ
イン電流を低減することができるので、消費電力を低減
することができる。
び位置が変化しないことから、サブスレッショルド特性
も向上し、ゲート電圧がしきい値電圧をとるときのドレ
イン電流を低減することができるので、消費電力を低減
することができる。
【００４３】このように、本発明で電子濃度分布がゲー
ト電圧にほとんど依存しないのは、しきい値近傍の電圧
においても、電子供給層厚を１００Å以下と薄くしてい
るためにチャネル層３と電子供給層２のヘテロ接合界面
に集中し、ヘテロ界面に存在するバンド不連続により電
子供給層２の方へ電子が広がるのを防いでいるためであ
る。
ト電圧にほとんど依存しないのは、しきい値近傍の電圧
においても、電子供給層厚を１００Å以下と薄くしてい
るためにチャネル層３と電子供給層２のヘテロ接合界面
に集中し、ヘテロ界面に存在するバンド不連続により電
子供給層２の方へ電子が広がるのを防いでいるためであ
る。
【００４４】本発明の構造では、チャネル層内の電子分
布が従来構造と大きく異なった特徴的な電子分布をして
おり、この分布により短チャンネル効果が効果的に抑制
されることを説明する。
布が従来構造と大きく異なった特徴的な電子分布をして
おり、この分布により短チャンネル効果が効果的に抑制
されることを説明する。
【００４５】図１４は、ゲート近傍における電子濃度分
布を示したものである。電子供給層の上にゲート電極８
とソース及びドレイン電極下に存在するｎ+−ＧａＡｓ
キャップ層６の一部が図示されている。図の横軸はソー
ス−ドレイン方向の距離を示し、縦軸はエピタキシャル
層の深さ方向の距離を表している。ゲート電圧はしきい
値近傍の０．２Ｖ、ドレイン電圧は１．０Ｖである。図
１４（ａ）は従来構造、図１４（ｂ）は本発明構造にお
ける電子濃度分布を示している。
布を示したものである。電子供給層の上にゲート電極８
とソース及びドレイン電極下に存在するｎ+−ＧａＡｓ
キャップ層６の一部が図示されている。図の横軸はソー
ス−ドレイン方向の距離を示し、縦軸はエピタキシャル
層の深さ方向の距離を表している。ゲート電圧はしきい
値近傍の０．２Ｖ、ドレイン電圧は１．０Ｖである。図
１４（ａ）は従来構造、図１４（ｂ）は本発明構造にお
ける電子濃度分布を示している。
【００４６】この図において、チャネル層内の電子濃度
の高いところを交差するハッチングで、それより電子濃
度が低いところは一方向の斜めハッチングで、さらに電
子の卯が低いところはハッチングを施さず単に等濃度線
で示してある。また、チャネル層中で楕円で囲まれた領
域は、ピンチオフ領域であり、空乏化して電子がゲート
下のチャネル領域を流れるのを抑制する。
の高いところを交差するハッチングで、それより電子濃
度が低いところは一方向の斜めハッチングで、さらに電
子の卯が低いところはハッチングを施さず単に等濃度線
で示してある。また、チャネル層中で楕円で囲まれた領
域は、ピンチオフ領域であり、空乏化して電子がゲート
下のチャネル領域を流れるのを抑制する。
【００４７】従来構造では、短チャンネル効果によりし
きい値が低下しているため、電子が多少流れている。図
１４（ａ）から明らかに、ゲート電圧が０．２Ｖでは、
楕円で囲んだピンチオフ領域の電子密度が高くなってお
りチャネルが完全に空乏化されていないことがわかる。
この理由を以下に説明する。
きい値が低下しているため、電子が多少流れている。図
１４（ａ）から明らかに、ゲート電圧が０．２Ｖでは、
楕円で囲んだピンチオフ領域の電子密度が高くなってお
りチャネルが完全に空乏化されていないことがわかる。
この理由を以下に説明する。
【００４８】ゲート長が充分長い場合、ピンチオフ領域
の電位はゲート電位によりほぼ支配されている。しか
し、ゲート長が短くなってくると、ピンチオフ領域の電
位は、ゲートの電位による影響が弱くなり、ドレイン電
位による電位の引き下げの影響がでてくるようになって
くる。その結果、ゲート長の短縮に伴い、ピンチオフ領
域の電位がより引き下げられ、しきい値の低下が引き起
こされる。従って、ドレイン電位によるピンチオフ領域
の電位の引き下げが起こりやすい電子分布であれば、短
チャンネル効果がより起こりやすくなる。
の電位はゲート電位によりほぼ支配されている。しか
し、ゲート長が短くなってくると、ピンチオフ領域の電
位は、ゲートの電位による影響が弱くなり、ドレイン電
位による電位の引き下げの影響がでてくるようになって
くる。その結果、ゲート長の短縮に伴い、ピンチオフ領
域の電位がより引き下げられ、しきい値の低下が引き起
こされる。従って、ドレイン電位によるピンチオフ領域
の電位の引き下げが起こりやすい電子分布であれば、短
チャンネル効果がより起こりやすくなる。
【００４９】図１４（ａ）を見ると分かるように、従来
構造では、チャネル層中のピンチオフ領域とドレイン側
のｎ+−ＧａＡｓキャップ層の下の電子は、ともにゲー
ト側のヘテロ界面に集中しており、ピンチオフ領域の電
位はｎ+−ＧａＡｓキャップ層の下の電位の影響を非常
に受けやすい構造になっている。このため、短チャンネ
ル効果によるしきい値の低下が起こりやすくなる。
構造では、チャネル層中のピンチオフ領域とドレイン側
のｎ+−ＧａＡｓキャップ層の下の電子は、ともにゲー
ト側のヘテロ界面に集中しており、ピンチオフ領域の電
位はｎ+−ＧａＡｓキャップ層の下の電位の影響を非常
に受けやすい構造になっている。このため、短チャンネ
ル効果によるしきい値の低下が起こりやすくなる。
【００５０】一方、本発明の構造では、図１４（ｂ）か
ら明らかなように、ピンチオフ領域近傍の電子は基板側
のヘテロ界面に集中し、一方ドレイン側のｎ+−ＧａＡ
ｓキャップ層の下の電子は、ｎ+−ＧａＡｓキャップ層
の影響によりゲート側のヘテロ界面に集中する。従って
ゲートのドレイン側端近傍で電子分布がチャネル層の上
と下とに層厚分だけずれて分離される。つまり、本発明
の構造では、電子の集中する電位の低い領域がゲートの
ドレイン側端近傍で分離されているために、ドレイン電
位による影響が、直接的にピンチオフ領域の電位の引き
下げとなって現れない。このように、本発明構造では、
従来とは異なる電子濃度分布が形成されるので、短チャ
ンネル効果を効果的に抑制できる。
ら明らかなように、ピンチオフ領域近傍の電子は基板側
のヘテロ界面に集中し、一方ドレイン側のｎ+−ＧａＡ
ｓキャップ層の下の電子は、ｎ+−ＧａＡｓキャップ層
の影響によりゲート側のヘテロ界面に集中する。従って
ゲートのドレイン側端近傍で電子分布がチャネル層の上
と下とに層厚分だけずれて分離される。つまり、本発明
の構造では、電子の集中する電位の低い領域がゲートの
ドレイン側端近傍で分離されているために、ドレイン電
位による影響が、直接的にピンチオフ領域の電位の引き
下げとなって現れない。このように、本発明構造では、
従来とは異なる電子濃度分布が形成されるので、短チャ
ンネル効果を効果的に抑制できる。
【００５１】図８は、本発明により短チャンネル効果が
効果的に抑制されることを示す特性図である。グラフの
横軸はゲート長を、また縦軸はしきい値電圧を示してい
る。従来例では、０．２５μｍ近傍からゲート長が短く
なると急激にしきい値が低下し、ゲート長のばらつきに
対するしきい値電圧の変動が大きくなり歩留まりが悪化
する。しかし、図１の本発明ではこのしきい値の低下を
効果的に抑制することができる。この図から分かるよう
にゲート長が０．１μｍまでは、ほとんどしきい値電圧
の低下はなく、歩留まりの悪化はほとんど起きない。
効果的に抑制されることを示す特性図である。グラフの
横軸はゲート長を、また縦軸はしきい値電圧を示してい
る。従来例では、０．２５μｍ近傍からゲート長が短く
なると急激にしきい値が低下し、ゲート長のばらつきに
対するしきい値電圧の変動が大きくなり歩留まりが悪化
する。しかし、図１の本発明ではこのしきい値の低下を
効果的に抑制することができる。この図から分かるよう
にゲート長が０．１μｍまでは、ほとんどしきい値電圧
の低下はなく、歩留まりの悪化はほとんど起きない。
【００５２】尚、図８中で示した本発明の特性は、具体
的に次のような構造のデバイスに対して測定した結果で
ある。図１において電子供給層１は２０Åの２×１０18
ｃｍ -3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓ／２０Åの２×１
０18ｃｍ-3ＳｉドープＡｌＡｓ／２０Åの２×１０18ｃ
ｍ-3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓの３層構造、電子供
給層２は１２０Åの２×１０18ｃｍ-3ＳｉドープＡｌ
0.2Ｇａ0.8Ａｓ、チャネル層は７０Åのｉ−Ｉｎ0.25Ｇ
ａ0.75Ａｓ、バッファ層４は５００Åのｉ−Ａｌ 0.2Ｇ
ａ0.8Ａｓである。
的に次のような構造のデバイスに対して測定した結果で
ある。図１において電子供給層１は２０Åの２×１０18
ｃｍ -3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓ／２０Åの２×１
０18ｃｍ-3ＳｉドープＡｌＡｓ／２０Åの２×１０18ｃ
ｍ-3ＳｉドープＡｌ0.2Ｇａ0.8Ａｓの３層構造、電子供
給層２は１２０Åの２×１０18ｃｍ-3ＳｉドープＡｌ
0.2Ｇａ0.8Ａｓ、チャネル層は７０Åのｉ−Ｉｎ0.25Ｇ
ａ0.75Ａｓ、バッファ層４は５００Åのｉ−Ａｌ 0.2Ｇ
ａ0.8Ａｓである。
【００５３】図９はサブスレッショルド特性を示す図で
ある。本発明のデバイスの具体的な構造は、図８の測定
で用いたものと同一である。ゲート長が０．１μｍと短
いため、従来例ではしきい値電圧が低下していると同時
に、サブスレッショルド特性も悪化している。サブスレ
ッショルド特性の傾きを示すＳ値も１０５ｍＶ／ｄｅｃ
ａｄｅとかなり大きい。しかし、本発明のＳ値は６７ｍ
Ｖ／ｄｅｃａｄｅとかなり小さく、サブスレッショルド
特性が向上しているのが分かる。
ある。本発明のデバイスの具体的な構造は、図８の測定
で用いたものと同一である。ゲート長が０．１μｍと短
いため、従来例ではしきい値電圧が低下していると同時
に、サブスレッショルド特性も悪化している。サブスレ
ッショルド特性の傾きを示すＳ値も１０５ｍＶ／ｄｅｃ
ａｄｅとかなり大きい。しかし、本発明のＳ値は６７ｍ
Ｖ／ｄｅｃａｄｅとかなり小さく、サブスレッショルド
特性が向上しているのが分かる。
【００５４】［第２の実施形態］次に本発明の第２の実
施の形態について図面を用いて説明する。図６は本発明
の第２の実施形態を示すＨＪＦＥＴの断面図である。図
１の構造とは、チャネル層のＩｎ組成を、電子供給層１
側から電子供給層２側に向かって徐々に増加させたＩｎ
ＧａＡｓ層１３を用いている点で異なっている。チャネ
ル層内におけるＩｎ組成の傾斜プロフィールは、特に制
限がなくグレーデッドでもステップ的でも構わない。
施の形態について図面を用いて説明する。図６は本発明
の第２の実施形態を示すＨＪＦＥＴの断面図である。図
１の構造とは、チャネル層のＩｎ組成を、電子供給層１
側から電子供給層２側に向かって徐々に増加させたＩｎ
ＧａＡｓ層１３を用いている点で異なっている。チャネ
ル層内におけるＩｎ組成の傾斜プロフィールは、特に制
限がなくグレーデッドでもステップ的でも構わない。
【００５５】Ｉｎ組成が高いほどバンドが下がるので、
電子供給層２側のＩｎ組成が高いＩｎＧａＡｓ層１３を
用いることにより、チャネル層１３のエネルギーバンド
はさらに電子供給層２側へ傾く。したがって、電子はよ
りチャネル層１３と電子供給層２のヘテロ界面に集中す
るようになり、図５を用いて説明した効果が高まる。そ
の結果、短チャンネル効果をより抑制することが可能と
なる。
電子供給層２側のＩｎ組成が高いＩｎＧａＡｓ層１３を
用いることにより、チャネル層１３のエネルギーバンド
はさらに電子供給層２側へ傾く。したがって、電子はよ
りチャネル層１３と電子供給層２のヘテロ界面に集中す
るようになり、図５を用いて説明した効果が高まる。そ
の結果、短チャンネル効果をより抑制することが可能と
なる。
【００５６】さらに、チャネル層１３の電子はよりＩｎ
組成の高いところに存在する割合が増えるため、電子輸
送特性が向上しデバイス特性がさらに向上する。
組成の高いところに存在する割合が増えるため、電子輸
送特性が向上しデバイス特性がさらに向上する。
【００５７】［第３の実施形態］次に本発明の第３の実
施の形態について図面を用いて説明する。図７はｉ−Ｉ
ｎＧａＡｓチャネル層３とｎ−ＡｌＧａＡｓ電子供給層
２の間に、ｉ−ＡｌＧａＡｓスペーサー層１０を導入し
た以外は、図１、図６と同じである。このスペーサー層
はチャネル層よりバンドギャップが広く、通常１０〜１
００Åの膜厚である。このスペーサー層の導入により、
チャネル層の電子は電子供給層２からのイオン化不純物
散乱を受け難くなるため、電子輸送特性が向上する。ま
た、この実施形態において、チャネル層を第２の実施形
態と同様に層厚方向にＩｎ組成を変えて形成してもよ
い。
施の形態について図面を用いて説明する。図７はｉ−Ｉ
ｎＧａＡｓチャネル層３とｎ−ＡｌＧａＡｓ電子供給層
２の間に、ｉ−ＡｌＧａＡｓスペーサー層１０を導入し
た以外は、図１、図６と同じである。このスペーサー層
はチャネル層よりバンドギャップが広く、通常１０〜１
００Åの膜厚である。このスペーサー層の導入により、
チャネル層の電子は電子供給層２からのイオン化不純物
散乱を受け難くなるため、電子輸送特性が向上する。ま
た、この実施形態において、チャネル層を第２の実施形
態と同様に層厚方向にＩｎ組成を変えて形成してもよ
い。
【００５８】以上の説明において、電子供給層１として
ｎ−ＡｌＧａＡｓ／ｎ−ＡｌＡｓ／ｎ−ＡｌＧａＡｓの
３層構造を用いて説明してきたが、これらの層を構成す
る材料はチャネル層３よりもバンドギャップの大きい半
導体であればよく、ＩｎＧａＰやＩｎＡｌＡｓ等の半導
体でもよい。
ｎ−ＡｌＧａＡｓ／ｎ−ＡｌＡｓ／ｎ−ＡｌＧａＡｓの
３層構造を用いて説明してきたが、これらの層を構成す
る材料はチャネル層３よりもバンドギャップの大きい半
導体であればよく、ＩｎＧａＰやＩｎＡｌＡｓ等の半導
体でもよい。
【００５９】また、電子供給層の内層として用いたｎ−
ＡｌＡｓ層も電子供給層１の平均のバンドギャップより
も大きい層とすればよいのでＡｌＡｓには限らない。た
とえばｎ−Ａｌ0.2Ｇａ0.8Ａｓ／ｎ−Ａｌ0.7Ｇａ0.3Ａ
ｓ／ｎ−Ａｌ0.2Ｇａ0.8Ａｓを電子供給層１としてもよ
い。
ＡｌＡｓ層も電子供給層１の平均のバンドギャップより
も大きい層とすればよいのでＡｌＡｓには限らない。た
とえばｎ−Ａｌ0.2Ｇａ0.8Ａｓ／ｎ−Ａｌ0.7Ｇａ0.3Ａ
ｓ／ｎ−Ａｌ0.2Ｇａ0.8Ａｓを電子供給層１としてもよ
い。
【００６０】同様に電子供給層２としてｎ−Ａｌ0.2Ｇ
ａ0.8Ａｓを例に取って説明してきたがＩｎＧａＰやＩ
ｎＡｌＡｓ等の半導体でも構わない。さらに、基板とし
てＧａＡｓ基板を例に取って説明してきたが、基板はＧ
ａＡｓに限らず、ＩｎＰ基板でも構わない。
ａ0.8Ａｓを例に取って説明してきたがＩｎＧａＰやＩ
ｎＡｌＡｓ等の半導体でも構わない。さらに、基板とし
てＧａＡｓ基板を例に取って説明してきたが、基板はＧ
ａＡｓに限らず、ＩｎＰ基板でも構わない。
【００６１】なお、図１、図６では図１１に示すアロイ
領域１２を設けていないが、アロイ領域１２を設けても
動作に変化はない。
領域１２を設けていないが、アロイ領域１２を設けても
動作に変化はない。
【００６２】
【発明の効果】本発明によれば、短チャンネル効果を抑
制し、しきい値変動を低減し、歩留まり向上を図ること
ができるヘテロ接合型トランジスタ構造を提供すること
ができる。
制し、しきい値変動を低減し、歩留まり向上を図ること
ができるヘテロ接合型トランジスタ構造を提供すること
ができる。
【００６３】本発明によれば、短チャンネル効果を抑制
することにより、サブスレッショルド特性を向上させ、
しきい値電圧時のドレイン電流を低減させることで低消
費電力ヘテロ接合型トランジスタ構造を提供するができ
る。さらに本発明によれば、ｇｍを向上させ、デバイス
特性の優れたヘテロ接合型トランジスタ構造を提供する
ことができる。
することにより、サブスレッショルド特性を向上させ、
しきい値電圧時のドレイン電流を低減させることで低消
費電力ヘテロ接合型トランジスタ構造を提供するができ
る。さらに本発明によれば、ｇｍを向上させ、デバイス
特性の優れたヘテロ接合型トランジスタ構造を提供する
ことができる。
【図１】本発明の第１の実施例を説明するためのヘテロ
接合型トランジスタの断面図である。
接合型トランジスタの断面図である。
【図２】本発明の第１の実施例のバンドダイアグラムと
電子濃度分布図である。
電子濃度分布図である。
【図３】本発明の動作を説明する特性図である。
【図４】本発明の動作を説明する特性図である。
【図５】本発明の動作を説明する特性図である。
【図６】本発明の第２の実施例を示す構造図である。
【図７】本発明の第３の実施例を示す構造図である。
【図８】ゲート長としきい値電圧を示した図である。
【図９】ゲート電圧とドレイン電流の関係を示した図で
ある。
ある。
【図１０】従来例のＨＪＦＥＴの断面図である。
【図１１】従来例のＨＪＦＥＴの断面図である。
【図１２】本発明の動作を説明する特性図である。
【図１３】本発明の電子供給層（ゲート側電子供給層）
の構造を示す図である。
の構造を示す図である。
【図１４】本発明の構造における電子濃度分布図であ
る。
る。
１ ｎ−ＡｌＧａＡｓ／ｎ−ＡｌＡｓ／ｎ−ＡｌＧａＡ
ｓ電子供給層 ２ ｎ−ＡｌＧａＡｓ電子供給層 ３ ＩｎＧａＡｓチャネル層 ４ ＡｌＧａＡｓバッファ層 ５ ＧａＡｓ基板 ６ ｎ+−ＧａＡｓキャップ層 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 １０ ＡｌＧａＡｓスペーサー層 １１ ｉ−ＧａＡｓ／ｎ−ＧａＡｓ／ｉ−ＧａＡｓチャ
ネル層 １２ アロイ領域 １３ Ｉｎ組成をＧａＡｓ基板方向に向かって増加させ
たＩｎＧａＡｓチャネル層 １４ ｎ−ＡｌＡｓ層 １５ ｎ−ＡｌＧａＡｓ電子供給層 １６ ゲート側電子供給層 １７ 高Ａｌ組成のｎ−ＡｌＧａＡｓ層
ｓ電子供給層 ２ ｎ−ＡｌＧａＡｓ電子供給層 ３ ＩｎＧａＡｓチャネル層 ４ ＡｌＧａＡｓバッファ層 ５ ＧａＡｓ基板 ６ ｎ+−ＧａＡｓキャップ層 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 １０ ＡｌＧａＡｓスペーサー層 １１ ｉ−ＧａＡｓ／ｎ−ＧａＡｓ／ｉ−ＧａＡｓチャ
ネル層 １２ アロイ領域 １３ Ｉｎ組成をＧａＡｓ基板方向に向かって増加させ
たＩｎＧａＡｓチャネル層 １４ ｎ−ＡｌＡｓ層 １５ ｎ−ＡｌＧａＡｓ電子供給層 １６ ゲート側電子供給層 １７ 高Ａｌ組成のｎ−ＡｌＧａＡｓ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (9)
- 【請求項１】 半導体基板上に設けたドーピングされて
いない半導体で形成したチャネル層と、このチャネル層
よりバンドギャップが広くドーピングされた半導体で形
成した第１の電子供給層と、このチャネル層よりバンド
ギャップが広くドーピングされた半導体で形成されかつ
厚さが３０Å〜１００Åの第２の電子供給層とを、チャ
ネル層を下側から第１の電子供給層、上側から第２の電
子供給層で挟むように設け、さらに第２の電子供給層上
にゲート電極、ソース電極およびドレイン電極を備え、
このゲート電極が直接に第２の電子供給層に接している
ことを特徴とするヘテロ接合型電界効果トランジスタ。 - 【請求項２】 半導体基板上に設けたドーピングされて
いない半導体で形成したチャネル層と、このチャネル層
よりバンドギャップが広くドーピングされた半導体で形
成した第１の電子供給層と、このチャネル層よりバンド
ギャップが広い複数の半導体層を積層した厚さ３０Å〜
１００Åの積層構造からなり、このなかで少なくともチ
ャネル層と接する層はドーピングされており、チャネル
層と接していない層の中の１層は積層構造の平均よりも
広いバンドギャップをもつドーピングまたはノンドーピ
ングの半導体層である第２の電子供給層とを、チャネル
層を下側から第１の電子供給層、上側から第２の電子供
給層で挟むように設け、さらに第２の電子供給層上にゲ
ート電極、ソース電極およびドレイン電極を備え、この
ゲート電極が直接に第２の電子供給層に接していること
を特徴とするヘテロ接合型電界効果トランジスタ。 - 【請求項３】 前記第２の電子供給層は、３層の積層構
造からなり、内側の層は第２の電子供給層の平均よりも
バンドギャップが広いドーピングまたはノンドーピング
の半導体層で形成され、その上下の層はドーピングされ
た半導体層からなることを特徴とする請求項２記載のヘ
テロ接合型電界効果トランジスタ。 - 【請求項４】 前記第２の電子供給層は、内側の層がド
ーピングまたはノンドーピングのＡｌＡｓ層で形成さ
れ、その上下の層がドーピングされたＡｌＧａＡｓ層で
形成された３層構造であることを特徴とする請求項３記
載のヘテロ接合型電界効果トランジスタ。 - 【請求項５】 前記第２の電子供給層は、内側の層がド
ーピングまたはノンドーピングで、第２の電子供給層の
平均より高いＡｌ組成比を有するＡｌＧａＡｓ層で形成
され、その上下の層がドーピングされたＡｌＧａＡｓ層
で形成された３層構造であることを特徴とする請求項３
記載のヘテロ接合型電界効果トランジスタ。 - 【請求項６】 前記チャネル層と前記第１の電子供給層
との間に、チャネル層よりバンドギャップの広い半導体
で形成したスペーサー層を設けたことを特徴とする請求
項１〜３のいずれかに記載のヘテロ接合型電界効果トラ
ンジスタ。 - 【請求項７】 前記チャネル層がＩｎＧａＡｓであっ
て、かつＩｎ組成が第２の電子供給層側から第１の電子
供給層側へ向かって増加していることを特徴とする請求
項１〜３のいずれかに記載のヘテロ接合型電界効果トラ
ンジスタ。 - 【請求項８】 前記チャネル層と前記第１の電子供給層
との間に、チャネル層よりバンドギャップの広い半導体
で形成したスペーサー層を設け、前記チャネル層がＩｎ
ＧａＡｓであって、かつＩｎ組成が第２の電子供給層側
から第１の電子供給層側へ向かって増加していることを
特徴とする請求項１〜３のいずれかに記載のヘテロ接合
型電界効果トランジスタ。 - 【請求項９】 前記第１の電子供給層と前記基板の間
に、前記第１の電子供給層と同じバンドギャップでかつ
ドーピングされていない半導体で形成したバッファ層を
さらに有することを特徴とする請求項１〜８のいずれか
に記載のヘテロ接合型電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178471A JP3058262B2 (ja) | 1996-11-28 | 1997-07-03 | ヘテロ接合型電界効果トランジスタ |
| US08/979,177 US5959317A (en) | 1996-11-28 | 1997-11-26 | High frequency hetero junction type field effect transistor using multilayer electron feed layer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-317627 | 1996-11-28 | ||
| JP31762796 | 1996-11-28 | ||
| JP9178471A JP3058262B2 (ja) | 1996-11-28 | 1997-07-03 | ヘテロ接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214962A JPH10214962A (ja) | 1998-08-11 |
| JP3058262B2 true JP3058262B2 (ja) | 2000-07-04 |
Family
ID=26498647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178471A Expired - Fee Related JP3058262B2 (ja) | 1996-11-28 | 1997-07-03 | ヘテロ接合型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959317A (ja) |
| JP (1) | JP3058262B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515165B1 (en) | 2015-09-11 | 2016-12-06 | International Business Machines Corporation | III-V field effect transistor (FET) with reduced short channel leakage, integrated circuit (IC) chip and method of manufacture |
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|---|---|---|---|---|
| US5811322A (en) * | 1996-07-15 | 1998-09-22 | W. L. Gore & Associates, Inc. | Method of making a broadband backside illuminated MESFET with collecting microlens |
| JP3174293B2 (ja) * | 1998-01-14 | 2001-06-11 | 松下電器産業株式会社 | 半導体装置 |
| AUPP147398A0 (en) | 1998-01-23 | 1998-02-19 | Defence Science And Technology Organisation | Dual non-parallel electronic field electro-optic effect device |
| US6198116B1 (en) * | 1998-04-14 | 2001-03-06 | The United States Of America As Represented By The Secretary Of The Air Force | Complementary heterostructure integrated single metal transistor fabrication method |
| JP3416532B2 (ja) * | 1998-06-15 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
| US6426514B1 (en) * | 1999-01-22 | 2002-07-30 | Defence Science And Technology Organisation | Dual non-parallel electronic field electro-optic effect device |
| JP2000349280A (ja) * | 1999-06-03 | 2000-12-15 | Nec Corp | 半導体装置及びその製造方法並びに半導体基板構造 |
| JP3707765B2 (ja) * | 1999-09-09 | 2005-10-19 | 株式会社村田製作所 | 電界効果型半導体装置 |
| KR100379619B1 (ko) * | 2000-10-13 | 2003-04-10 | 광주과학기술원 | 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법 |
| US20040204953A1 (en) * | 2002-07-17 | 2004-10-14 | Lincoln Muir | Subscription based systems, methods and components for providing genomic and proteomic products and services |
| TW573120B (en) * | 2002-12-06 | 2004-01-21 | Univ Nat Cheng Kung | Hydrogen sensor suitable for high temperature operation and method for producing the same |
| WO2014147706A1 (ja) * | 2013-03-18 | 2014-09-25 | 富士通株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176773A (en) * | 1981-04-23 | 1982-10-30 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPH0328065A (ja) * | 1989-06-27 | 1991-02-06 | Akio Takeda | プラットホーム滑落防止安全装置 |
| JP2919581B2 (ja) * | 1990-08-31 | 1999-07-12 | 三洋電機株式会社 | 速度変調トランジスタ |
| US5436470A (en) * | 1991-01-14 | 1995-07-25 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US5652440A (en) * | 1994-09-30 | 1997-07-29 | National Science Council | GaAs-InGaAs high electron mobility transistor |
-
1997
- 1997-07-03 JP JP9178471A patent/JP3058262B2/ja not_active Expired - Fee Related
- 1997-11-26 US US08/979,177 patent/US5959317A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515165B1 (en) | 2015-09-11 | 2016-12-06 | International Business Machines Corporation | III-V field effect transistor (FET) with reduced short channel leakage, integrated circuit (IC) chip and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214962A (ja) | 1998-08-11 |
| US5959317A (en) | 1999-09-28 |
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