JP2919581B2 - 速度変調トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は速度変調トランジスタに関し、特に二重量子
井戸構造を利用した速度変調トランジスタに関する。
井戸構造を利用した速度変調トランジスタに関する。
（ロ） 従来の技術 ヘテロ接合トランジスタにおいては、電子供給層であ
る広い禁止帯幅の半導体と電子の高移動が可能な狭い禁
止帯幅の半導体が接合することにより形成されるヘテロ
界面の該狭い禁止帯幅の半導体側をチャネルとし、この
チャネルを流れる電子の濃度を調整することによりスイ
ッチングを行なっている。従って、電子の充放電の時間
が該ヘテロ接合トランジスタの動作速度を決定する。
る広い禁止帯幅の半導体と電子の高移動が可能な狭い禁
止帯幅の半導体が接合することにより形成されるヘテロ
界面の該狭い禁止帯幅の半導体側をチャネルとし、この
チャネルを流れる電子の濃度を調整することによりスイ
ッチングを行なっている。従って、電子の充放電の時間
が該ヘテロ接合トランジスタの動作速度を決定する。
この速度制限を克服するために、従来、電子の速度を
調整することにより、スイッチングを行なうヘテロ接合
トランジスタが提案されている（H.Sakaki;Jpn.J.Appl.
Phys.21（1982）L381参照）。
調整することにより、スイッチングを行なうヘテロ接合
トランジスタが提案されている（H.Sakaki;Jpn.J.Appl.
Phys.21（1982）L381参照）。
このヘテロ接合トランジスタは速度変調トランジスタ
と呼ばれており、不純物濃度の異なる２つのチャネル層
に形成される２つのヘテロ接合と２つのヘテロ接合を挟
み込む形の２つのゲート電極を備えたものである。そし
て、前記ゲート電極のゲートバイアスを変化させること
によってキャリアの流れるチャネルを変えることができ
る。ゲートバイアス（△Vg）に対するチャネルコンダク
タンスの変化（△Ｇ）は △Ｇ＝ｑμeff△Ｎ＋qN△μeff で与えられる。ここで、ｑはキャリアの電荷、μeffは
キャリアの移動度、△Ｎはキャリア濃度の変化分、△μ
effはキャリア移動度の変化分を表わす。
と呼ばれており、不純物濃度の異なる２つのチャネル層
に形成される２つのヘテロ接合と２つのヘテロ接合を挟
み込む形の２つのゲート電極を備えたものである。そし
て、前記ゲート電極のゲートバイアスを変化させること
によってキャリアの流れるチャネルを変えることができ
る。ゲートバイアス（△Vg）に対するチャネルコンダク
タンスの変化（△Ｇ）は △Ｇ＝ｑμeff△Ｎ＋qN△μeff で与えられる。ここで、ｑはキャリアの電荷、μeffは
キャリアの移動度、△Ｎはキャリア濃度の変化分、△μ
effはキャリア移動度の変化分を表わす。
この従来技術では２つのゲート電極が必要であり、し
かも、その一方は該速度変調トランジスタの内部に設け
る必要がある。
かも、その一方は該速度変調トランジスタの内部に設け
る必要がある。
そこで、１つのゲート電極で上述と同様の動作が可能
な速度変調トランジスタが提案されている（奥野他；第
50回応用物理学会学術講演会予稿集（1989）1068参
照）。
な速度変調トランジスタが提案されている（奥野他；第
50回応用物理学会学術講演会予稿集（1989）1068参
照）。
第３図はこの１つのゲート電極を備えた速度変調トラ
ンジスタの概略断面図である。以下にこの速度変調トラ
ンジスタの製造方法を説明する。
ンジスタの概略断面図である。以下にこの速度変調トラ
ンジスタの製造方法を説明する。
半絶縁性GaAs基板31上にGaAs層32、ｎ型のAlGaAs層3
3、GaAs層34、AlGaAs層35、ｎ型のGaAs層36、ｎ型のAlG
aAs層37、及びｎ型のGaAs層38を順次形成する。その
後、ｎ型のGaAs層38の一部分を除去することにより露出
されたｎ型のAlGaAs層37上にゲート電極39を形成し、ｎ
型のGaAs層38上にソース電極40及びドレイン電極41を形
成することにより１つのゲート電極を備えた速度変調ト
ランジスタが完成する。なお、GaAs層34の膜厚をｎ型の
GaAs層36のそれよりも大きくしている。
3、GaAs層34、AlGaAs層35、ｎ型のGaAs層36、ｎ型のAlG
aAs層37、及びｎ型のGaAs層38を順次形成する。その
後、ｎ型のGaAs層38の一部分を除去することにより露出
されたｎ型のAlGaAs層37上にゲート電極39を形成し、ｎ
型のGaAs層38上にソース電極40及びドレイン電極41を形
成することにより１つのゲート電極を備えた速度変調ト
ランジスタが完成する。なお、GaAs層34の膜厚をｎ型の
GaAs層36のそれよりも大きくしている。
この速度変調トランジスタは２種類のチャネル層（Ga
As層34、36）を障壁層（AlGaAs層35）で隔てた構造を採
り、ゲートバイアスを印加しない状態では、GaAs層36中
で最も低い量子準位（第１準位）はGaAs層34中で最も低
い量子準位（第２準位）より高いので、該トランジスタ
中で最も低い量子準位の電子は広い井戸幅（膜厚）のチ
ャネル層（GaAs層34）に局在し、該トランジスタ中で２
番目に低い量子準位の電子は狭い井戸幅のチャネル層
（GaAs層36）に局在する。また、この速度変調トランジ
スタでは、狭い井戸幅のチャネル層（GaAs層36）にのみ
Siをドープしているので、この狭い井戸幅のチャネル層
内の電子移動度が広い井戸幅のチャネル層内のそれより
も低くなる。
As層34、36）を障壁層（AlGaAs層35）で隔てた構造を採
り、ゲートバイアスを印加しない状態では、GaAs層36中
で最も低い量子準位（第１準位）はGaAs層34中で最も低
い量子準位（第２準位）より高いので、該トランジスタ
中で最も低い量子準位の電子は広い井戸幅（膜厚）のチ
ャネル層（GaAs層34）に局在し、該トランジスタ中で２
番目に低い量子準位の電子は狭い井戸幅のチャネル層
（GaAs層36）に局在する。また、この速度変調トランジ
スタでは、狭い井戸幅のチャネル層（GaAs層36）にのみ
Siをドープしているので、この狭い井戸幅のチャネル層
内の電子移動度が広い井戸幅のチャネル層内のそれより
も低くなる。
従って、AlGaAs層37上のゲート電極39に正のゲートバ
イアスを印加することにより、電子の流れるチャネルを
電子移動度の高い広い井戸幅のチャネル層から電子移動
度の低い狭い井戸幅のチャネル層に変えることで、スイ
ッチングを行なうことができる。
イアスを印加することにより、電子の流れるチャネルを
電子移動度の高い広い井戸幅のチャネル層から電子移動
度の低い狭い井戸幅のチャネル層に変えることで、スイ
ッチングを行なうことができる。
すなわち、広い井戸幅のチャネル層にゲートバイアス
を印加することにより、第１準位が第２準位より低くな
ることを利用してスイッチングを行なうことができる。
を印加することにより、第１準位が第２準位より低くな
ることを利用してスイッチングを行なうことができる。
（ハ） 発明が解決しようとする課題 従来、２つのチャネル層とも禁止帯幅は同一である
（２層ともGaAs層）ため、ゲートバイアスを印加しない
状態では、第１準位が第２準位より高くするために、Ga
As層の膜厚を適当に制御していたが、これで得られる第
１準位と第２準位の間にはエネルギー差には限界があ
る。
（２層ともGaAs層）ため、ゲートバイアスを印加しない
状態では、第１準位が第２準位より高くするために、Ga
As層の膜厚を適当に制御していたが、これで得られる第
１準位と第２準位の間にはエネルギー差には限界があ
る。
すなわち、第３図の速度変調トランジスタでは、第１
準位と第２準位の間のエネルギー差（約0.1eV）が小さ
いため、室温における動作状態では、２つのチャネル層
内に電子が存在する確率が高く、速度変調効果が小さい
という問題がある。
準位と第２準位の間のエネルギー差（約0.1eV）が小さ
いため、室温における動作状態では、２つのチャネル層
内に電子が存在する確率が高く、速度変調効果が小さい
という問題がある。
本発明は上記問題に鑑て為されたものであり、従来に
比して速度変調効果が大きい速度変調トランジスタを提
供しようとするものである。
比して速度変調効果が大きい速度変調トランジスタを提
供しようとするものである。
（ニ） 課題を解決するための手段 本発明は、半絶縁性基板上に形成された第１の障壁層
と、前記第１の障壁層上に形成された第１のチャネル層
と、前記第１のチャネル層上に形成された第２の障壁層
と、前記第２の障壁層上に形成された第２のチャネル層
と、前記第２のチャネル層上に形成された第３の障壁層
と、前記第３の障壁層上に形成された入出力電極及び制
御電極と、からなり、前記第１のチャネル層の電子親和
力が前記第２のチャネル層のそれよりも大きい速度変調
トランジスタにおいて、前記第１のチャネル層が超格子
膜であることを特徴とする。
と、前記第１の障壁層上に形成された第１のチャネル層
と、前記第１のチャネル層上に形成された第２の障壁層
と、前記第２の障壁層上に形成された第２のチャネル層
と、前記第２のチャネル層上に形成された第３の障壁層
と、前記第３の障壁層上に形成された入出力電極及び制
御電極と、からなり、前記第１のチャネル層の電子親和
力が前記第２のチャネル層のそれよりも大きい速度変調
トランジスタにおいて、前記第１のチャネル層が超格子
膜であることを特徴とする。
（ホ） 作用 本発明によれば、チャネル層の膜厚の制御に加えて、
第１のチャネル層を第２のチャネル層よりも電子親和力
の大きい層とすることによっても第１準位と第２準位の
間のエネルギー差を得ることができるので、室温におけ
る動作状態での第１のチャネル層に電子が存在する確率
は従来に比して低くなる。しかも、第１チャネル層が超
格子膜であるため、格子歪による転位の発生が抑制さ
れ、電子移動度を低下させることなく、大きい第１準位
と第２準位のエネルギー差を得ることが出来る。
第１のチャネル層を第２のチャネル層よりも電子親和力
の大きい層とすることによっても第１準位と第２準位の
間のエネルギー差を得ることができるので、室温におけ
る動作状態での第１のチャネル層に電子が存在する確率
は従来に比して低くなる。しかも、第１チャネル層が超
格子膜であるため、格子歪による転位の発生が抑制さ
れ、電子移動度を低下させることなく、大きい第１準位
と第２準位のエネルギー差を得ることが出来る。
（ヘ） 実施例 第１図（ａ）は本発明を説明するための第１の比較例
の速度変調トランジスタの概略断面図である。以下にこ
の速度変調トランジスタの製造方法を説明する。
の速度変調トランジスタの概略断面図である。以下にこ
の速度変調トランジスタの製造方法を説明する。
半絶縁性GaAs基板（半絶縁性基板）１上にGaAs層２、
Siをドープしたｎ型のAlGaAs層（第１の障壁層）３、In
GaAs層（第１のチャネル層）４、AlGaAs層（第２の障壁
層）５、Siをドープしたｎ型のGaAs層（第２のチャネル
層）６、Siをドープしたｎ型のAlGaAs層（第３の障壁
層:Al組成比0.3）７、及びSiをドープしたｎ型のGaAs層
８を準次形成する。その後、ｎ型のGaAs層８の一部分を
除去することにより露出されたｎ型のAlGaAs層７上にゲ
ート電極（制御電極）９を形成し、ｎ型のGaAs層８上に
ソース電極（入力電極）10及びドレイン電極（出力電
極）11を形成することにより本発明の第１の比較例の速
度変調トランジスタが完成する。ここで、GaAs層４の禁
止帯幅Egは約1.42eV、InGaAs層６の禁止帯幅Egは約1.08
eVとなる。なお、InGaAs層４の膜厚を100Å、GaAs層６
の膜厚を70Åとした。
Siをドープしたｎ型のAlGaAs層（第１の障壁層）３、In
GaAs層（第１のチャネル層）４、AlGaAs層（第２の障壁
層）５、Siをドープしたｎ型のGaAs層（第２のチャネル
層）６、Siをドープしたｎ型のAlGaAs層（第３の障壁
層:Al組成比0.3）７、及びSiをドープしたｎ型のGaAs層
８を準次形成する。その後、ｎ型のGaAs層８の一部分を
除去することにより露出されたｎ型のAlGaAs層７上にゲ
ート電極（制御電極）９を形成し、ｎ型のGaAs層８上に
ソース電極（入力電極）10及びドレイン電極（出力電
極）11を形成することにより本発明の第１の比較例の速
度変調トランジスタが完成する。ここで、GaAs層４の禁
止帯幅Egは約1.42eV、InGaAs層６の禁止帯幅Egは約1.08
eVとなる。なお、InGaAs層４の膜厚を100Å、GaAs層６
の膜厚を70Åとした。
斯様な速度変調トランジスタのゲート電極９にバイア
スVgを印加せずに、ソース電極10とドレイン電極11間に
直流電圧を印加した状態のゲート直下の伝導帯バンド構
造は第２図（ａ）に示す如くなる。この図からも明らか
なように、電子はInGaAs層６中を流れており、電子移動
度は8000cm2/VSと大きく、これは速度変調トランジスタ
のON状態に相当する。なお、図中の数値は計算により求
めた概算値であり、両量子井戸のエネルギー準位間のエ
ネルギー差の概算値は、両井戸にバイアスの影響がまっ
たくないと仮定した場合の計算値である。
スVgを印加せずに、ソース電極10とドレイン電極11間に
直流電圧を印加した状態のゲート直下の伝導帯バンド構
造は第２図（ａ）に示す如くなる。この図からも明らか
なように、電子はInGaAs層６中を流れており、電子移動
度は8000cm2/VSと大きく、これは速度変調トランジスタ
のON状態に相当する。なお、図中の数値は計算により求
めた概算値であり、両量子井戸のエネルギー準位間のエ
ネルギー差の概算値は、両井戸にバイアスの影響がまっ
たくないと仮定した場合の計算値である。
また、上述の状態において、ゲート電極９にバイアス
Vgを印加すると、ゲート直下の伝導帯バンド構造は第２
図（ｂ）に示す如くなる。この図からも明らかなよう
に、バイアスVgにより生じる電界及びトンネリング効果
により、電子はInGaAs層４からGaAs層６に高速で移動
し、電子はGaAs層６中を流れるが、GaAs層６はSiがドー
プされているので、電子移動度は2000cm2/VSと小さく、
これは速度変調トランジスタのOFF状態に相当する。
Vgを印加すると、ゲート直下の伝導帯バンド構造は第２
図（ｂ）に示す如くなる。この図からも明らかなよう
に、バイアスVgにより生じる電界及びトンネリング効果
により、電子はInGaAs層４からGaAs層６に高速で移動
し、電子はGaAs層６中を流れるが、GaAs層６はSiがドー
プされているので、電子移動度は2000cm2/VSと小さく、
これは速度変調トランジスタのOFF状態に相当する。
上述の如く、本発明の速度変調トランジスタのスイッ
チング時間は電子がInGaAs層４からGaAs層６に移動する
時間で決まり、この時間は電子の充放電に要する時間に
比して小さい。また、第１準位と第２準位とのエネルギ
ー差は約0.22eVとなり、第３図で示した従来技術のエネ
ルギー差約0.1eVを大幅に上回る。つまり、本発明の速
度変調トランジスタは室温での速度変調効果が従来技術
に比して大きくなる。
チング時間は電子がInGaAs層４からGaAs層６に移動する
時間で決まり、この時間は電子の充放電に要する時間に
比して小さい。また、第１準位と第２準位とのエネルギ
ー差は約0.22eVとなり、第３図で示した従来技術のエネ
ルギー差約0.1eVを大幅に上回る。つまり、本発明の速
度変調トランジスタは室温での速度変調効果が従来技術
に比して大きくなる。
第１図（ｂ）は本発明を説明するための第２の比較例
の速度変調トランジスタの概略断面図である。以下にこ
の速度変調トランジスタの製造方法を説明する。
の速度変調トランジスタの概略断面図である。以下にこ
の速度変調トランジスタの製造方法を説明する。
半絶縁性InP基板（半絶縁性基板）15上にInGaAs層1
6、Siをドープしたｎ型のInAlAs層（第１の障壁層）1
7、InGaAs層（第１のチャネル層）（In組成比0.53）1
8、InAlAs層（第２の障壁層）19、Siをドープしたｎ型
のInGaAlAs層（第２のチャネル層）20、Siをドープした
ｎ型のInAlAs層（第３の障壁層）（In組成比0.52）21、
及びSiをドープしたｎ型のInGaAs層22を準次形成する。
その後、ｎ型のInGaAs層22の一部分を除去することによ
り露出されたｎ型のInAlAs層21上にゲート電極（制御電
極）23を形成し、ｎ型のInGaAs層22上にソース電極（入
力電極）24及びドレイン電極（出力電極）25を形成する
ことにより本発明の第２の比較例の速度変調トランジス
タが完成する。
6、Siをドープしたｎ型のInAlAs層（第１の障壁層）1
7、InGaAs層（第１のチャネル層）（In組成比0.53）1
8、InAlAs層（第２の障壁層）19、Siをドープしたｎ型
のInGaAlAs層（第２のチャネル層）20、Siをドープした
ｎ型のInAlAs層（第３の障壁層）（In組成比0.52）21、
及びSiをドープしたｎ型のInGaAs層22を準次形成する。
その後、ｎ型のInGaAs層22の一部分を除去することによ
り露出されたｎ型のInAlAs層21上にゲート電極（制御電
極）23を形成し、ｎ型のInGaAs層22上にソース電極（入
力電極）24及びドレイン電極（出力電極）25を形成する
ことにより本発明の第２の比較例の速度変調トランジス
タが完成する。
ここで、InGaAlAs層20の禁止帯幅Egは約1.10eV、InGa
As層18の禁止帯幅Egは約0.75eVとなる。なお、InGaAs層
18の膜厚を100Å、InGaAlAs層20の膜厚を70Åとした。
As層18の禁止帯幅Egは約0.75eVとなる。なお、InGaAs層
18の膜厚を100Å、InGaAlAs層20の膜厚を70Åとした。
斯様な速度変調トランジスタのゲート電極23にバイア
スVgを印加せずに、ソース電極24とドレイン電極25間に
直流電圧を印加すると、電子はInGaAs層18中を流れ、電
子移動度は11000cm2/VSと大きく、これは速度変調トラ
ンジスタのON状態に相当する。
スVgを印加せずに、ソース電極24とドレイン電極25間に
直流電圧を印加すると、電子はInGaAs層18中を流れ、電
子移動度は11000cm2/VSと大きく、これは速度変調トラ
ンジスタのON状態に相当する。
また、上述の状態において、ゲート電極23にバイアス
Vgを印加すると、バイアスVgにより生じる電界及びトン
ネリング効果により、電子はInGaAs層18からInGaAlAs層
20に高速で移動し、電子はInGaAlAs層20中を流れるが、
InGaAlAs層20はSiがドープされているので、電子移動度
は1000cm2/VSと小さく、これは速度変調トランジスタの
OFF状態に相当する。
Vgを印加すると、バイアスVgにより生じる電界及びトン
ネリング効果により、電子はInGaAs層18からInGaAlAs層
20に高速で移動し、電子はInGaAlAs層20中を流れるが、
InGaAlAs層20はSiがドープされているので、電子移動度
は1000cm2/VSと小さく、これは速度変調トランジスタの
OFF状態に相当する。
上述の如く、本発明の速度変調トランジスタのスイッ
チング時間は電子がInGaAs層18からInGaAlAs層20に移動
する時間で決まり、この時間は電子の充放電に要する時
間に比して小さい。また、第１準位と第２準位とのエネ
ルギー差は約0.25eVとなり、これは第１の比較例よりも
大きく、かつ、InGaAs層18のIn組成比が第１の比較例に
比して大きいため、第１の比較例に比して電子移動度も
大きい。従って、本発明の第２の比較例の速度変調トラ
ンジスタも室温での速度変調効果が大きく、しかも、第
１の比較例のそれよりも大きい。
チング時間は電子がInGaAs層18からInGaAlAs層20に移動
する時間で決まり、この時間は電子の充放電に要する時
間に比して小さい。また、第１準位と第２準位とのエネ
ルギー差は約0.25eVとなり、これは第１の比較例よりも
大きく、かつ、InGaAs層18のIn組成比が第１の比較例に
比して大きいため、第１の比較例に比して電子移動度も
大きい。従って、本発明の第２の比較例の速度変調トラ
ンジスタも室温での速度変調効果が大きく、しかも、第
１の比較例のそれよりも大きい。
上述の第１の比較例において、InGaAs層４のIn組成比
を0.2とした速度変調トランジスタ（サンプルＡ）の第
１準位と第２準位のエネルギ差は0.18eVとなり、また、
In組成比を0.35とした速度変調トランジスタ（サンプル
Ｂ）の第１準位と第２準位のエネルギー差は約0.29eVと
なる。
を0.2とした速度変調トランジスタ（サンプルＡ）の第
１準位と第２準位のエネルギ差は0.18eVとなり、また、
In組成比を0.35とした速度変調トランジスタ（サンプル
Ｂ）の第１準位と第２準位のエネルギー差は約0.29eVと
なる。
これからInGaAs層のIn組成比を大きく、すなわち、禁
止帯幅を小さくしていくに従い第１準位と第２準位のエ
ネルギー差が大きくなることが理解できる。室温での動
作のみを考慮すると、InGaAs層４のIn組成比を大きくす
ることが望ましい。
止帯幅を小さくしていくに従い第１準位と第２準位のエ
ネルギー差が大きくなることが理解できる。室温での動
作のみを考慮すると、InGaAs層４のIn組成比を大きくす
ることが望ましい。
しかしながら、InGaAs層６のIn組成比を大きくする
と、AlGaAs層５との格子歪が大きくなることに起因する
転位が発生し、電子移動度が低下する。
と、AlGaAs層５との格子歪が大きくなることに起因する
転位が発生し、電子移動度が低下する。
電子移動度は、サンプルＡでは7600cm2/VS、サンプル
Ｂでは4000cm2/VSとなり、第１準位と第２準位のエネル
ギー差のみを考慮してIn組成比を大きくすると、大幅に
電子移動度が低下する。
Ｂでは4000cm2/VSとなり、第１準位と第２準位のエネル
ギー差のみを考慮してIn組成比を大きくすると、大幅に
電子移動度が低下する。
以下では、この電子移動度を低下させることなく大き
い第１準位と第２準位のエネルギー差を得ることができ
る速度変調トランジスタについて説明する。
い第１準位と第２準位のエネルギー差を得ることができ
る速度変調トランジスタについて説明する。
第４図は本発明の一実施例の速度変調トランジスタの
概略断面図であり、第１の比較例と同一部位には同一符
号を付し、その説明は省略する。
概略断面図であり、第１の比較例と同一部位には同一符
号を付し、その説明は省略する。
本実施例が第１の比較例と異なる点は、InGaAs層４に
代えて、４分子層のInGaAs層（In組成比0.5）と２分子
層のGaAs層を交互に積層した超格子膜を用いたところに
ある。本実施例では、超格子膜を６層のInGaAs層と５層
のGaAs層（合計膜厚95Å）で構成した。この超格子膜の
In組成比（In平均組成比）は0.35となるが、該超格子膜
は、AlGaAs層５との格子不整合による転位の発生を抑制
する能力に優れているので、電子移動度は8600cm2/VSと
なる。これからわかるように、InGaAs層を超格子膜に代
えることにより、格子歪による転位の発生が抑制され、
電子移動度を低下させることなく、大きい第１準位と第
２準位のエネルギー差（約0.29eV）を得ることができ
る。
代えて、４分子層のInGaAs層（In組成比0.5）と２分子
層のGaAs層を交互に積層した超格子膜を用いたところに
ある。本実施例では、超格子膜を６層のInGaAs層と５層
のGaAs層（合計膜厚95Å）で構成した。この超格子膜の
In組成比（In平均組成比）は0.35となるが、該超格子膜
は、AlGaAs層５との格子不整合による転位の発生を抑制
する能力に優れているので、電子移動度は8600cm2/VSと
なる。これからわかるように、InGaAs層を超格子膜に代
えることにより、格子歪による転位の発生が抑制され、
電子移動度を低下させることなく、大きい第１準位と第
２準位のエネルギー差（約0.29eV）を得ることができ
る。
尚、斯様な速度変調トランジスタのゲート電極９にバ
イアスVgを印加せずに、ソース電極10とドレイン電極11
間に直流電圧を印加した状態のゲート直下の伝導帯バン
ド構造は第５図に示す如くなる。
イアスVgを印加せずに、ソース電極10とドレイン電極11
間に直流電圧を印加した状態のゲート直下の伝導帯バン
ド構造は第５図に示す如くなる。
また、超格子膜としてはInGaAsとGaAsの組み合わせの
他InAsとGaAsの組み合わせでもよいし、また、第２の比
較例のInGaAs層18に代えて超格子膜を用いても、電子移
動度を低下させることなく、大きい第１準位と第２準位
のエネルギー差を得ることができる。
他InAsとGaAsの組み合わせでもよいし、また、第２の比
較例のInGaAs層18に代えて超格子膜を用いても、電子移
動度を低下させることなく、大きい第１準位と第２準位
のエネルギー差を得ることができる。
また、上述の各比較例及び実施例において、層２、
８、16、22は必ずしも必要なものではなく適宜設ければ
よい。また、層７、21はノンドープとしてもよい。
８、16、22は必ずしも必要なものではなく適宜設ければ
よい。また、層７、21はノンドープとしてもよい。
（ト） 発明の効果 本発明は以上の説明から明らかなように、格子歪によ
る転位の発生が抑制され、電子移動度を低下させること
なく、第１準位と第２準位の間のエネルギー差を大きく
することができるので、室温での速度変調効果を大きく
することができる。
る転位の発生が抑制され、電子移動度を低下させること
なく、第１準位と第２準位の間のエネルギー差を大きく
することができるので、室温での速度変調効果を大きく
することができる。
第１図（ａ）（ｂ）は本発明の比較例の速度変調トラン
ジスタの概略断面図、第４図は本発明の実施例の速度変
調トランジスタの概略断面図、第２図（ａ）（ｂ）及び
第５図は伝導帯バンド構造を示す図、第３図は従来の速
度変調トランジスタの概略断面図である。 １……半絶縁性GaAs基板、２……GaAs層、３……AlGaAs
層、４……InGaAs層、５……AlGaAs層、６……ｎ型のGa
As層、12……超格子膜、15……半絶縁性InP基板、16…
…InGaAs層、17……InAlAs層、18……InGaAs層、19……
InAlAs層、20……ｎ型のInGaAlAs層、９、23……ゲート
電極、10、24……ソース電極、11、25……ドレイン電
極。
ジスタの概略断面図、第４図は本発明の実施例の速度変
調トランジスタの概略断面図、第２図（ａ）（ｂ）及び
第５図は伝導帯バンド構造を示す図、第３図は従来の速
度変調トランジスタの概略断面図である。 １……半絶縁性GaAs基板、２……GaAs層、３……AlGaAs
層、４……InGaAs層、５……AlGaAs層、６……ｎ型のGa
As層、12……超格子膜、15……半絶縁性InP基板、16…
…InGaAs層、17……InAlAs層、18……InGaAs層、19……
InAlAs層、20……ｎ型のInGaAlAs層、９、23……ゲート
電極、10、24……ソース電極、11、25……ドレイン電
極。
Claims (1)
- 【請求項１】半絶縁性基板上に形成された第１の障壁層
と、前記第１の障壁層上に形成された第１のチャネル層
と、前記第１のチャネル層上に形成された第２の障壁層
と、前記第２の障壁層上に形成された第２のチャネル層
と、前記第２のチャネル層上に形成された第３の障壁層
と、前記第３の障壁層上に形成された入出力電極及び制
御電極と、からなり、前記第１のチャネル層の電子親和
力が前記第２のチャネル層のそれよりも大きい速度変調
トランジスタにおいて、前記第１のチャネル層が超格子
膜であることを特徴とする速度変調トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231692A JP2919581B2 (ja) | 1990-08-31 | 1990-08-31 | 速度変調トランジスタ |
| US07/745,260 US5258632A (en) | 1990-08-31 | 1991-08-14 | Velocity modulation transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231692A JP2919581B2 (ja) | 1990-08-31 | 1990-08-31 | 速度変調トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112547A JPH04112547A (ja) | 1992-04-14 |
| JP2919581B2 true JP2919581B2 (ja) | 1999-07-12 |
Family
ID=16927506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231692A Expired - Fee Related JP2919581B2 (ja) | 1990-08-31 | 1990-08-31 | 速度変調トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5258632A (ja) |
| JP (1) | JP2919581B2 (ja) |
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|---|---|---|---|---|
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| JP3259106B2 (ja) * | 1992-09-02 | 2002-02-25 | 富士通株式会社 | 高電子移動度電界効果半導体装置 |
| JPH06318606A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 半導体装置，並びにｈｂｔ素子及びｈｅｍｔ素子 |
| JPH0714850A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| GB2296373B (en) * | 1994-12-14 | 1997-09-10 | Toshiba Cambridge Res Center | Semiconductor device |
| JP3058262B2 (ja) * | 1996-11-28 | 2000-07-04 | 日本電気株式会社 | ヘテロ接合型電界効果トランジスタ |
| DE19717500A1 (de) * | 1997-04-25 | 1998-10-29 | Daimler Benz Ag | Heterostruktur-Feldeffekttransistoren (HFETs) mit hoher Modulationseffektivität |
| US6133593A (en) * | 1999-07-23 | 2000-10-17 | The United States Of America As Represented By The Secretary Of The Navy | Channel design to reduce impact ionization in heterostructure field-effect transistors |
| JP4528398B2 (ja) * | 1999-12-27 | 2010-08-18 | 独立行政法人産業技術総合研究所 | 負性抵抗電界効果トランジスタ |
| US6706542B1 (en) * | 2000-01-07 | 2004-03-16 | Triquint Technology Holding Co. | Application of InAIAs double-layer to block dopant out-diffusion in III-V device Fabrication |
| US6420728B1 (en) * | 2000-03-23 | 2002-07-16 | Manijeh Razeghi | Multi-spectral quantum well infrared photodetectors |
| TWI404209B (zh) * | 2009-12-31 | 2013-08-01 | Univ Nat Chiao Tung | 高電子遷移率電晶體及其製作方法 |
| WO2022269366A1 (en) | 2021-06-24 | 2022-12-29 | Marvell Asia Pte Ltd | A network device having transistors employing charge-carrier mobility modulation to drive operation beyond transition frequency |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| JPS61144070A (ja) * | 1984-12-18 | 1986-07-01 | Fujitsu Ltd | 半導体装置 |
| EP0228624B1 (en) * | 1985-12-19 | 1993-04-21 | Sumitomo Electric Industries, Ltd. | field effect transistor |
| JPS62245680A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 電界効果トランジスタ |
| JPS62256478A (ja) * | 1986-04-30 | 1987-11-09 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
-
1990
- 1990-08-31 JP JP2231692A patent/JP2919581B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-14 US US07/745,260 patent/US5258632A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112547A (ja) | 1992-04-14 |
| US5258632A (en) | 1993-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |