JPH04112548A

JPH04112548A - 速度変調トランジスタ

Info

Publication number: JPH04112548A
Application number: JP23169390A
Authority: JP
Inventors: Minoru Sawada; 稔澤田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は速度変調トランジスタに関し、特に二重量子井
戸構造を利用した速度変調トランジスタに関する。

（ロ）従来の技術ヘテロ接合トランジスタにおいては、電子供給層である
広い禁止帯幅の半導体と電子の高移動が可能な狭い禁止
帯幅の半導体が接合することにより形成されるヘテロ界
面の該狭い禁止帯幅の半導体側をチャネルとし、このチ
ャネルを流れる電子の濃度を調整することによりスイフ
チングを行なっている。従って、電子の充放電の時間が
該ヘテロ接合トランジスタの動作速度を決定する。

この速度制限を克服するために、従来、電子の速度を調
整することにより、スイッチングを行なうヘテロ接合ト
ランジスタが提案されている（Ｈ。

５ａｋａｋｉ；Ｊｐｎｌ、Ａｐｐｌ、Ｐｈｙｓ、　２１
　　（１９８２）　Ｌ　３８１参照）。

このヘテロ接合トランジスタは速度変調トランジスタと
呼ばれており、不純物濃度の異なる２つのチャネル層に
形成される２つのへテロ接合と２つのへテロ接合を挟み
込む形の２つのゲート電極を備えたものである。そして
、前記ゲート電極のゲートバイアスを変化させることに
よってキャリアの流れるチャネルを変えることができる
。

ケートバイアス（△Ｖｇ゛に対するチャネルコンダクタ
ンスの変化（△Ｇ）は ΔＧ　−ｑμ８１．ΔＮ＋ｑ＼△μｍ。

で与えられる。ここで、ｑはキャリアの電荷、μｅｌｆ
はキャリアの移動度、ΔＮはキャリア濃度の変化分、△
μ、１．はキャリア移動度の変化分を表わす。

この従来技術では２つのゲート電極が必要であり、しか
も、その一方は該速度変調トランジスタの内部に設ける
必要がある。

そこで、１つのゲート電極で上述と同様の動作が可能な
速度変調トランジスタが提案されている（奥野他；第５
０回応用物理学会学術講演会予稿集（１９８９）１０６
８参照）。

第３図はこの１つのゲート電極を備えた速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性ＧａＡｓ基板３１上にＧａＡｓ層３２、ｎ型の
ＡＥＧａＡｓ層３３、ＧａＡｓ層３４、ＡｆｌＧａＡｓ
層３５、ｎ型のＧａＡｓ層３６．１１梨の、Ａ　Ｉ　Ｇ
　ａ　Ａ　ｓ層３７、及びＩｌ型のＧａ、Ａ　ｓ層３８
を順次形成する。その後、ｎ型のＧａＡｓ層３８の一部
分を除去することにより露出されたｎ型のＡＩ　Ｇ　ａ
　Ａ　ｓ層３７上にゲート電極３９を形成し、ｎ型のＧ
ａＡｓ層３８上にソース電極４０及びドレイン電極４１
を形成することにより１つのゲート電極を備えた速度変
調トランジスタが完成する。なお、ＧａＡｓ層３４の膜
厚をｎ型のＧ　ａ　Ａ　ｓ層３６のそれよりも大きくし
ている。

この速度変調トランジスタは二種類のチャネル層（Ｇａ
Ａｓ層３４．３６）を障壁層（ＡｆＧａＡｓ層３５）で
隔てた構造を採り、ゲートバイアスを印加しない状態で
は、Ｇ　ａ　Ａ　８層３６中で最も低い量子準位（第１
準位）はＧａＡｓ層３４中で最も低い量子準位（第２準
位）より高いので、該トランジスタ中でも最も低い量子
準位の電子は広い井戸幅（膜厚）のチャネル層（ＧａＡ
ｓ層３４）に局在し、該トランジスタ中で２番目に低い
量子準位の電子は狭い井戸幅のチャネル層（ＧａＡ　ｓ
　層３６　）に局在する。また、この速度変調トランジ
スタでは、狭い井戸幅のチャネル層（ＧａＡｓ層３６）
にのみＳｌをドープしているので、この狭い井戸幅のチ
ャネル層内の電子移動度が広い井戸幅のチャネル層内の
それよりも低くなる。

従って、ＡＮＧａＡｓ層３７上のゲート１ｌｉｆｆｉ３
９に正のゲートバイアスを印加することにより、電子の
流れるチャネルを電子移動度の高い広い井戸幅のチャネ
ル層から電子移動度の低い狭い井戸幅のチャネル層に変
えることで、スイッチングを行なうことができる。

すなわち、広い井戸幅のチャネル層にゲートバイアスを
印加することにより、第１準位が第２準位より低くなる
ことを利用してスイッチングを行なうことができる。

（ハ）発明が解決しようとする課題従来、２つのチャネル層とも禁止帯幅は同一である（２
層ともＧａＡｓ層）ため、ゲートバイアスを印加しない
状態では、第１準位を第２準位より高くするために、Ｇ
ａＡｓ層の膜厚を適当に制御していたが、これで得られ
る第１準位と第２準位の間にはエネルギー差には限界が
ある。

すなわち、第３図の速度変調トランジスタでは、第１準
位と第２準位の間のエネルギー差（約０．１ｅＶ）が小
さいため、室温における動作状態では、２つのチャネル
層内に電子が存在する確率が高く、速度変調効果が小さ
いという問題がある。

本発明は上記間臆に鑑で為されたものであり、従来に比
して速度変調効果が大きい速度変調トランジスタを提供
しようとするものである。

（ニ）　　課題を解決するための手段本発明は、半絶縁性基板上に形成された第１の障壁層と
、前記第１の障壁層上に形成された第１のチャネル層と
、前記第１のチャネル層上に形成された第２の障壁層と
、前記第２の障壁層上に形成された第２のチャネル層と
、前記第２のチャネル層上に形成された第３の障壁層と
、前記第３の障壁層上に形成された入出力電極及び制御
電極と、からなり、前記第１のチャネル層の電子親和力
が前記第２のチャネル層のそれよりも大きいことを特徴
とする速度変調トランジスタである。

（ホ）作　用本発明によれば、チャネル層の膜厚の制御に加えて、第
１のチャネル層を第２のチャネル層よりも電子親和力の
大きい層とすることによっても第１準位と第２準位の間
のエネルギー差を得ることができるので、室温における
動作状態て゛の第１のチャネル層に電子が存在する確率
は従来に比して低くなる。

（へ）実施例第１図（ａ）は本発明の第１の実施例の速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性ＧａＡｓ基板（半絶縁性基板）１上にＧａＡｓ
層２、Ｓｌをドープしたｎ型のＡＪ！ＧａＡｓ層（第１
の障壁層）３、ＩｎＧａＡｓ層（第１のチャネル層）４
、Ａ　Ｉ　Ｇ　ａ　、Ａ　ｓ層（第２の障壁層）５、Ｓ
ｌをドープしたｎ型のＧａＡｓ層（第２のチャネル層）
６、Ｓｌをドープしたｎ型の、Ａ　’２　Ｇ　ａ　Ａ　
ｓ層（第３の障壁層：Ａ１組成比ｏ、：３ｒｒ、及びＳ
ｌをドープしたｎ型のＧａＡｓ層８を順次形成する。そ
の後、ｎ型のＧａＡｓ層８の一部分を除去することによ
り露出された口型のＡＪ！ＧａＡｓ層７上にゲート電極
（制御電極）９を形成し、ｎ型のＧａＡｓ層８上にソー
ス＠、極（入力電極）１０及びドレイン電極（出力電極
）１１を形成することにより本発明の第１の実施例の速
度変調トランジスタが完成する。ここで、ＧａＡｓ層４
の禁止帯幅Ｅｇは約１４２ｅ＼、Ｉ　ｎ　Ｇ　ａ　Ａ　
ｓ層６の禁止帯幅Ｅｇは約１．０８　ｅ　Ｖとなる。な
お、ＩｎＧａＡ６ｎＧａＡｓ層４００人、ＧａＡｓ層６
の膜厚を７０人とした。

斯様な速度変調トランジスタのゲート電極９にバイアス
Ｖｇを印加せずに、ソース電極１０とドレイン電極１１
間に直流電圧を印加した状態のゲート直下の伝導帯バン
ド構造は第２図（ａ）に示す如くなる。この図からも明
らかなように、電子はＩｎＧａＡｓ層４中を流れており
、電子移動度は８０００ｃｍ’ハ・Ｓと大きく、これは
速度変調トランジスタのＯＮ状態に相当する。なお、図
中の数値は計算により求めた概算値であり、両量子井戸
のエネルギー準位間のエネルギー差の概算値は、両井戸
にバイアスの影響がまったくないと仮定した場合の計算
値である。

また、上述の状態において、ゲート電極９にバイアスＶ
　ｇを印加すると、ゲート直下の伝導帯バンド構造は第
２図（ｂ）に示す如くなる。この図からも明らかなよう
に、バイアスＶｇにより生じる電界及びトンネリング効
果により、電子はＩｎＧａＡｓ層４からＧａＡｓ層６に
高速で移動し、電子はＧａＡｓ層６中を流れるが、Ｇａ
Ａｓ層６はＳｌがドープされているので、電子移動度は
２０００ｃｍ’／ｖｓと小さく、これは速度変調トラン
ジスタのＯＦＦ状態に相当する。

上述の如く、本発明の速度変調トランジスタのスイッチ
ング時間は電子がＩ　ｎＧａＡｓ層４からＧａＡｓ層６
に移動する時間で決まり、この時間は電子の充放電に要
する時間に比して小さい。また、第１準位と第２準位と
のエネルギー差は約０　、２２　ｅ　’ｖ−となり、第
３図で示した従来技術のエネルギー差約０．１ｅＶに比
して大幅に上回る。つまり、本発明の速度変調トランジ
スタは室温での速度変調効果が大きい。

第１図（ｂ）は本発明の第２の実施例の速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性１ｎＰ基板（半絶縁性基板）１５上に１ｎＧａ
Ａｓ層１６、Ｓｌをドープしたｎ型のＩｎ　、Ａ　Ｉ　
Ａ　ｓ層（第１の障壁層）１７、Ｉ　ｎＧａＡＳ層（第
１のチャネル層）（Ｉｎ組成比０．５３）１８、ＩｎＡ
ｆｆｉＡｓ層（第２の障壁層）１９、Ｓｌをドープした
ｎ型のＩｎＧａＡｆｆｉＡｓ層第２のチャネル層）２０
、Ｓｉをドープしたｎ型のＩ　ｎＡＮＡｓ層（第３の障
壁層）（Ｉｎ組成比０．５２）２１、及びＳｉをドープ
したｎ型のＩｎＧａＡｓ層２２を順次形成する。その後
、ｎ型のＩｎＧａＡｓ層２２の一部分を除去することに
より露出されたｎ型のＩ　ｎＡｇＡｓ層２１上にゲート
電極（制御電極）２３を形成し、ｎ型のＩｎ　Ｇ　ａ　
、Ａ　ｓ層２２上にソース電極（入力電極）２４及びド
レインを極（出力電極）２５を形成することにより本発
明の第２の実施例の速度変調トランジスタが完成する。

ここで、ＩｎＧａＡｊ２Ａｓ層２０の禁止帯幅Ｅｇは約
１．１０ｅＶ、ＩｎＧａＡｓ層１８の禁止帯幅Ｅｇは約
０．７５ｅＶとなる。なお、ＩｎＧａＡｓ層１８の膜厚
を１００人、ＩｎＧａＡＩＡＳ層２０の膜厚を７０人と
した。

斯様な速度変調トランジスタのゲート電極２３にバイア
スＶｇを印加せずに、ソース電極２４とドレイン電極２
５間に直流電圧を印加すると、電子はＩ　ｎＧａＡｓ層
１８中を流れ、電子移動度は１１０００ｃｍ”／ｖ　ｓ
と大きく、これは速度変調トランジスタのＯＮ状態に相
当する。

また、上述の状態において、ゲート電極２３にバイアス
Ｖｇを印加すると、バイアスＶｇにより生じる電界及び
トンネリング効果により、電子はＩｎＧａＡｓ層１８か
らＩｎＧａＡｊ！Ａｓ層２０に高速で移動し、電子はＩ
　ｎＧａＡＪ！Ａｓ層２゜中を流れるが、ＩｎＧａＡｆ
ＡｓＦｉ１８はｓ工がドープされているので、電子移動
度は１０００ｃｍ’／ｖｓと小さく、これは速度変調ト
ランジスタのＯＦＦ状態に相当する。

上述の如く、本発明の速度変調トランジスタのスイッチ
ング時間は電子がＩｎＧａＡｓ層１８からＩ　ｎＧａＡ
ｆｆｉＡｓ層２０に移動する層間０決まり、この時間は
電子の充放電に要する時間に比して小さい。また、第１
準位と第２準位とのエネルギー差は約０．２５ｅＶとな
り、第１の実施例よりも大きく、かつｌ　ｎＧａＡｓ層
１８の電子移動度６大きい。従って、本発明の第２の実
施例の速度変調トランジスタも室温での速度変調効果が
大きく、しかも、第１の実施例のそれよりも大きい。

なお、層２．８．１６．２２は必ずしも必要なものでは
なく適宜数ければよい。

また、層７．２１はノンドープとしてもよい。

（ト）発明の効果本発明は以上の説明から明らかなように、第１準位と第
２準位の間のエネルギー差を大きくすることができるの
で、室温での速度変調効果を大きくすることができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の実施例の速度変調トラン
ジスタの概略断面図、第２図（ａ）（ｂ）は伝導帯バン
ド構造を示す図、第３図は従来の速度変調トランジスタ
の概略断面図である。ｌ・・・半絶縁性ＧａＡｓ基板、２・・・ＧａＡｓ層、
３−　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ層、４−Ｉ　ｎ　Ｇ　ａ
　Ａ　ｓ層、５・・・ＡｌＧａＡｓ層、６−・ｎ型のＧ
ａＡｓ層、１５・・・半絶縁性１ｎＰ基板、１６＝ｉｎ
ＧａＡｓ層、１７−　Ｉ　ｎ　Ａ　Ｉ　Ａ　ｓ層、１８
−ＩｎＧａＡｓ層、１９−　Ｉ　ｎ　Ａ　Ｉ　Ａ　ｓ層
、２０−ｎ型のＩ　ｎＧａＡｓ層、９．２３・・・ゲー
ト電極、１０．２４・・・ソース電極、１１．２５・・
・ドレイン電極。第２図

Claims

【特許請求の範囲】

（１）半絶縁性基板上に形成された第１の障壁層と、前
記第１の障壁層上に形成された第１のチャネル層と、前
記第１のチャネル層上に形成された第２の障壁層と、前
記第２の障壁層上に形成された第２のチャネル層と、前
記第２のチャネル層上に形成された第３の障壁層と、前
記第３の障壁層上に形成された入出力電極及び制御電極
と、からなり、前記第１のチャネル層の電子親和力が前
記第２のチャネル層のそれよりも大きいことを特徴とす
る速度変調トランジスタ。