JPS60263471A - 半導体装置 - Google Patents
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- JPS60263471A JPS60263471A JP59119617A JP11961784A JPS60263471A JP S60263471 A JPS60263471 A JP S60263471A JP 59119617 A JP59119617 A JP 59119617A JP 11961784 A JP11961784 A JP 11961784A JP S60263471 A JPS60263471 A JP S60263471A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置、特に二次元状態に分布する高移
動度の電子及び正孔の流量を電界によって制御するコン
プリメンタリ電界効果トランジスタ用の半導体装置に関
する。
動度の電子及び正孔の流量を電界によって制御するコン
プリメンタリ電界効果トランジスタ用の半導体装置に関
する。
（従来の技術）
電子及び正孔の伝導を利用したＧａＡｓコンプリメンタ
リ電界効果トランジスタ（以下、電界効果トランジスタ
をＦＥＴと称する）が文献（ＩＥＥＥＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ＋ ＥＤＬ −５［１］
（１８８４）ｐ、２１）に開示されている。この従来
のＧａＡｓコンプリメンタリＦＥＴの構造を第５図に断
面図で示す。
リ電界効果トランジスタ（以下、電界効果トランジスタ
をＦＥＴと称する）が文献（ＩＥＥＥＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ＋ ＥＤＬ −５［１］
（１８８４）ｐ、２１）に開示されている。この従来
のＧａＡｓコンプリメンタリＦＥＴの構造を第５図に断
面図で示す。
第５図において、５１は半絶縁性ＧａＡｓ基板、Ｔ１及
びＴ２はこの基板５１に作り込まれたｎチャンネルＦＥ
Ｔ及びｐチャンネルＦＥＴである。５２はＳｉ３ Ｎ絶
縁膜、５３はドナーイオンとしてＳｉイオンを注入した
ｎ”−ＧａＡｓ領域、５４はアクセプタイオンとしてＭ
ｇイオンを注入したｐ”−ＧａＡｓ領域、５５はドナー
イオンとしてＳｉイオンを注入したｎチャンネル層とな
るｎ−ＧａＡｓ層、５８はアクセプタイオンとしてにｇ
イオンを注入したｐチャンネル層となるｐ −ＧａＡｓ
層、５７はｎチャンネルＦＥＴＴｌのソースとドレイン
電極となるＡｕｌｌＧｅオーミック電極層、５８はｐチ
ャンネルＦＥＴＴ２のソースとドレイン電極となるＰｔ
／Ａｕオーミック電極層、５９はｎチャンネルＦＥＴＴ
、のゲート電極となるＰｔ／Ａｕオーミック電極層、６
０はｐチャンネルＦＥＴのゲート電極となるＡｕ・Ｇｅ
オーミック電極である。
びＴ２はこの基板５１に作り込まれたｎチャンネルＦＥ
Ｔ及びｐチャンネルＦＥＴである。５２はＳｉ３ Ｎ絶
縁膜、５３はドナーイオンとしてＳｉイオンを注入した
ｎ”−ＧａＡｓ領域、５４はアクセプタイオンとしてＭ
ｇイオンを注入したｐ”−ＧａＡｓ領域、５５はドナー
イオンとしてＳｉイオンを注入したｎチャンネル層とな
るｎ−ＧａＡｓ層、５８はアクセプタイオンとしてにｇ
イオンを注入したｐチャンネル層となるｐ −ＧａＡｓ
層、５７はｎチャンネルＦＥＴＴｌのソースとドレイン
電極となるＡｕｌｌＧｅオーミック電極層、５８はｐチ
ャンネルＦＥＴＴ２のソースとドレイン電極となるＰｔ
／Ａｕオーミック電極層、５９はｎチャンネルＦＥＴＴ
、のゲート電極となるＰｔ／Ａｕオーミック電極層、６
０はｐチャンネルＦＥＴのゲート電極となるＡｕ・Ｇｅ
オーミック電極である。
各ＦＥＴＴ、びＴ２はコンプリメンタリＦＥＴを構成す
るように図に示す構造の外部で電気的に接続されていて
、ゲート電極５９及び６０に印加されるバイアス電圧に
より制御されて、一方のＦＥＴＴｌ又はＴ２がオンとな
る時、他方のＦＥＴＴ２又はＴ。
るように図に示す構造の外部で電気的に接続されていて
、ゲート電極５９及び６０に印加されるバイアス電圧に
より制御されて、一方のＦＥＴＴｌ又はＴ２がオンとな
る時、他方のＦＥＴＴ２又はＴ。
がオフとなるように動作する。
（発明が解決しようとする問題点）
ところで、このような構造のｎチャンネルＦＥＴＴ１及
びｐチャンネルＦＥＴＴ２は共通の一つの半絶縁性基板
５１にドナーイオンとアクセプタイオンを注入して電子
と正孔の導電層を形成し、エンハンスメン！・モードで
動作する構造となっている。
びｐチャンネルＦＥＴＴ２は共通の一つの半絶縁性基板
５１にドナーイオンとアクセプタイオンを注入して電子
と正孔の導電層を形成し、エンハンスメン！・モードで
動作する構造となっている。
しかしながら、ｎチャンネル層５５及びｐチャンネル層
５６をイオン注入によって形成しているため、不純物散
乱が大きくなり、そのため、電子及び正孔の移動度が小
さくなり、従って両ＦＥＴＴ。
５６をイオン注入によって形成しているため、不純物散
乱が大きくなり、そのため、電子及び正孔の移動度が小
さくなり、従って両ＦＥＴＴ。
及びＴ２をコンプリメンタリＦＥＴとして組み合わせ作
動させると、ゲート当りの遅延時間が長くなり高速作動
させることが出来ないという欠点があった。
動させると、ゲート当りの遅延時間が長くなり高速作動
させることが出来ないという欠点があった。
この発明の目的は、低消費電力でしかも高速動作の可能
なコンプリメンタリＦＥＴとして組合わせて好適な、高
移動度の二次元電子及び正孔の流れを利用した二種類の
ＦＥＴを具える半導体装置を提供することにある。
なコンプリメンタリＦＥＴとして組合わせて好適な、高
移動度の二次元電子及び正孔の流れを利用した二種類の
ＦＥＴを具える半導体装置を提供することにある。
（問題点を解決するための手段）
この発明の要点は、第−導電型及び第二導電型の変調ド
ーピング層を、同一基板上に積層した多層構造中に含ま
せ、蓄積された高移動度の二次元電子と正孔の流れをゲ
ートバイアス電圧により個別に制御出来るようにしたこ
とにある。
ーピング層を、同一基板上に積層した多層構造中に含ま
せ、蓄積された高移動度の二次元電子と正孔の流れをゲ
ートバイアス電圧により個別に制御出来るようにしたこ
とにある。
従って、この発明の半導体装置によれば、同一基板の上
側に形成された第一導電型チャンネル電界効果トランジ
スタと、第二導電型チャンネル電界効果トランジスタと
を具え、 該第−導電型チャンネル電界効果トランジスタは、電子
親和力が小さく、この電子親和力とエネルギーギャップ
との和が大きく及び第一導電型不純物が添加された第一
半導体層と、該第−半導体層の上側に設けられ、電子親
和力が大きく、この電子親和力とエネルギーギャップと
の和が小さく及び不純物無添加の第二半導体層と、該第
二半導体層上に設けられた第一高抵抗層と、該第−高抵
抗層上に設けられた第一ソース、ドレイン及びゲート電
極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、前記第一高抵
抗層と、該第−高抵抗層上に設けられ、電子親和力が小
さく、この電子親和力とエネルギーギャップとの和が大
きく及び第二導電型不純物が添加された第三半導体層と
、該第三半導体層の上側に設けられ、電子親和力が大き
く、この電子親和力とエネルギーギャップとの和が小さ
く及び不純物無添加の第四半導体層と、該第四半導体層
上に設けられた第二高抵抗層と、該第二高抵抗層上に設
けられた第二ソース、ドレイン及びゲート電極を具え、 前記第二半導体層及び第四半導体層はそれぞれポテンシ
ャルの量子井戸を形成すると共に、数量！： 子井戸中
に蓄積されるキャリアを分離することなく分布させる程
度の厚さを有する 構造となっている。
側に形成された第一導電型チャンネル電界効果トランジ
スタと、第二導電型チャンネル電界効果トランジスタと
を具え、 該第−導電型チャンネル電界効果トランジスタは、電子
親和力が小さく、この電子親和力とエネルギーギャップ
との和が大きく及び第一導電型不純物が添加された第一
半導体層と、該第−半導体層の上側に設けられ、電子親
和力が大きく、この電子親和力とエネルギーギャップと
の和が小さく及び不純物無添加の第二半導体層と、該第
二半導体層上に設けられた第一高抵抗層と、該第−高抵
抗層上に設けられた第一ソース、ドレイン及びゲート電
極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、前記第一高抵
抗層と、該第−高抵抗層上に設けられ、電子親和力が小
さく、この電子親和力とエネルギーギャップとの和が大
きく及び第二導電型不純物が添加された第三半導体層と
、該第三半導体層の上側に設けられ、電子親和力が大き
く、この電子親和力とエネルギーギャップとの和が小さ
く及び不純物無添加の第四半導体層と、該第四半導体層
上に設けられた第二高抵抗層と、該第二高抵抗層上に設
けられた第二ソース、ドレイン及びゲート電極を具え、 前記第二半導体層及び第四半導体層はそれぞれポテンシ
ャルの量子井戸を形成すると共に、数量！： 子井戸中
に蓄積されるキャリアを分離することなく分布させる程
度の厚さを有する 構造となっている。
（作用）
このような構成によれば、第一導電型チャンネル電界効
果トランジスタの第−半導体層及び第二導電型チャンネ
ル電界効果トランジスタの第三半導体層がそれぞれ変調
ドーピング層となっていて、かつ、第一導電型チャンネ
ル電界効果トランジスタの第二半導体層及び第二導電型
チャンネル電界効果トランジスタの第四半導体層が不純
物の少ない層であって量子井戸を形成しているので、こ
の量子井戸に蓄積しているキャリアに追加してゲート電
圧の印加により誘起されたキャリアが蓄積されるため、
大きな相互コンダクタンスｇｍを得、キャリア移動度が
高くなる。
果トランジスタの第−半導体層及び第二導電型チャンネ
ル電界効果トランジスタの第三半導体層がそれぞれ変調
ドーピング層となっていて、かつ、第一導電型チャンネ
ル電界効果トランジスタの第二半導体層及び第二導電型
チャンネル電界効果トランジスタの第四半導体層が不純
物の少ない層であって量子井戸を形成しているので、こ
の量子井戸に蓄積しているキャリアに追加してゲート電
圧の印加により誘起されたキャリアが蓄積されるため、
大きな相互コンダクタンスｇｍを得、キャリア移動度が
高くなる。
さらに、キャリアが蓄積する第二半導体層と第二ゲート
電極間に第一高抵抗層を設は及びキャリアが蓄積する第
四半導体層と第一ゲート電極間に第二高抵抗層を設けで
あるので、各ゲートバイアス電圧を印加した際に、これ
ら抵抗層が電位障壁となって蓄積した各キャリアがそれ
ぞれのゲート電極に流出しないので、電力消費を低く抑
えることが出来る。
電極間に第一高抵抗層を設は及びキャリアが蓄積する第
四半導体層と第一ゲート電極間に第二高抵抗層を設けで
あるので、各ゲートバイアス電圧を印加した際に、これ
ら抵抗層が電位障壁となって蓄積した各キャリアがそれ
ぞれのゲート電極に流出しないので、電力消費を低く抑
えることが出来る。
さらに、第一導電型チャンネル電界効果トランジスタ及
び第二導電型チャンネル電界効果トランジスタが同一基
板に設けられているので、両トランジスタをコンプリメ
ンタリ電界効果トランジスタとして組み合わせた場合、
超低消費電力で、高速動作のコンプリメンタリ電界効果
トランジスタを得ることが出来、従って、この半導体装
置は超大規模集積回路に利用することが出来る。
び第二導電型チャンネル電界効果トランジスタが同一基
板に設けられているので、両トランジスタをコンプリメ
ンタリ電界効果トランジスタとして組み合わせた場合、
超低消費電力で、高速動作のコンプリメンタリ電界効果
トランジスタを得ることが出来、従って、この半導体装
置は超大規模集積回路に利用することが出来る。
（実施例）
以下、図面を参照して、この発明の詳細な説明する。
１Ｌ辺１」
第１図（Ａ）及び（Ｂ）はこの発明の半導体装置を構成
する第二導電型及び第一導電型チヤンネル電界効果トラ
ンジスタＴ２及びＴ１をそれぞれ示す路線的断面図であ
り、これらトランジスタＴＩ及びＴ２は基板１としての
半絶縁性ＧａＡｓ基板及びその−上側に積層させた不純
物無添加（以下アンドープと称する）層２としての約１
００ＯＡの厚さのアンドープＡＱｂ、ｓ Ｇａａ、７Ａ
ｓ層から成る共通の下地層３上に設けられている。
する第二導電型及び第一導電型チヤンネル電界効果トラ
ンジスタＴ２及びＴ１をそれぞれ示す路線的断面図であ
り、これらトランジスタＴＩ及びＴ２は基板１としての
半絶縁性ＧａＡｓ基板及びその−上側に積層させた不純
物無添加（以下アンドープと称する）層２としての約１
００ＯＡの厚さのアンドープＡＱｂ、ｓ Ｇａａ、７Ａ
ｓ層から成る共通の下地層３上に設けられている。
この実施例では第一導電型をｎ型とし、第二導電型をｐ
型とする。従って、第１図（Ａ）はｐチャンネルＦＥＴ
Ｔ２を示し、第１図（Ｂ）はｎチャンネルＦＥＴＴ＋
をそれぞれ示す。
型とする。従って、第１図（Ａ）はｐチャンネルＦＥＴ
Ｔ２を示し、第１図（Ｂ）はｎチャンネルＦＥＴＴ＋
をそれぞれ示す。
第１図（Ａ）及び（Ｂ）において、４は電子親和力が小
さく、この電子親和力とエネルギーギャップとの和が大
きく、かつ、第一導電型の不純物が添加された第一半導
体層で、従って、この場合にはＳｉが３ Ｘ １０ ｃ
ｍ−３程度添加されている厚さが約２００ Ａのｆ −
Ｍ６，１ Ｇａ６，７Ａｓ層である。５はこの層４上に
積層した第一スペーサ層であり、例えば、厚さ約ＢＯＡ
（７）アンドープＮＪ６，３ Ｇａ、７ Ａｓ層である
。６はこの第一スペーサ層５上に積層したアンドープの
第二半導体層であるアンドープＧａＡｓでその厚さを約
３０ＯＡとする。７はこの第二半導体層が形成する量子
井戸中に蓄積される第一導電型のキャリアでこの場合に
は二次元電子ガスである。この二次元電子ガスはアンド
ープＧａＡｓ層６中のアンドープＡＱ 、、３ Ｇａ
Ｏ，７Ａ ｓ層５との接合界面に蓄積される。
さく、この電子親和力とエネルギーギャップとの和が大
きく、かつ、第一導電型の不純物が添加された第一半導
体層で、従って、この場合にはＳｉが３ Ｘ １０ ｃ
ｍ−３程度添加されている厚さが約２００ Ａのｆ −
Ｍ６，１ Ｇａ６，７Ａｓ層である。５はこの層４上に
積層した第一スペーサ層であり、例えば、厚さ約ＢＯＡ
（７）アンドープＮＪ６，３ Ｇａ、７ Ａｓ層である
。６はこの第一スペーサ層５上に積層したアンドープの
第二半導体層であるアンドープＧａＡｓでその厚さを約
３０ＯＡとする。７はこの第二半導体層が形成する量子
井戸中に蓄積される第一導電型のキャリアでこの場合に
は二次元電子ガスである。この二次元電子ガスはアンド
ープＧａＡｓ層６中のアンドープＡＱ 、、３ Ｇａ
Ｏ，７Ａ ｓ層５との接合界面に蓄積される。
８はこのアンドープＧａＡｓ層６上に積層した第一高抵
抗層であって、例えば、厚さ約１０００Ａのアンドープ
半絶縁性ＡＵ０５−ＧａＯ，ｙＡｓ層とする。９はこの
層８１に積層されていて、例えば、電子親和力が小さく
、この電子親和力とエネルギーギャップとの和が大きく
、かつ、第二導電型不純物が添加された第三半導体層で
あり、従って、この場合には、Ｂｅを３ Ｘ １０ ｃ
ｒａ−３程度添加した約２００Ａノ厚さのｐ” ＡＱ
ｏ、３ Ｇａ６．７ Ａｓ層とする。
抗層であって、例えば、厚さ約１０００Ａのアンドープ
半絶縁性ＡＵ０５−ＧａＯ，ｙＡｓ層とする。９はこの
層８１に積層されていて、例えば、電子親和力が小さく
、この電子親和力とエネルギーギャップとの和が大きく
、かつ、第二導電型不純物が添加された第三半導体層で
あり、従って、この場合には、Ｂｅを３ Ｘ １０ ｃ
ｒａ−３程度添加した約２００Ａノ厚さのｐ” ＡＱ
ｏ、３ Ｇａ６．７ Ａｓ層とする。
さらに、１０はこの層９上に積層させた第ニスペーサ層
であり、例えば、約ＢＯＡの厚さのアンドープＮＪｏ、
ｓ Ｇａ０．７ Ａｓ層とする。１１はアンドープの第
四半導体層であって、例えば、約３０ＯＡの厚さのアン
ドープＧａＡｓ層とする。１２はこのＧａＡｓ層１１中
の、Ｍｔｒ３ＧａＤ、７ Ａ ｓ層１０との接合界面に
蓄積した第二導電型のキャリアで、この場合には、二次
元正孔ガス１ である。
であり、例えば、約ＢＯＡの厚さのアンドープＮＪｏ、
ｓ Ｇａ０．７ Ａｓ層とする。１１はアンドープの第
四半導体層であって、例えば、約３０ＯＡの厚さのアン
ドープＧａＡｓ層とする。１２はこのＧａＡｓ層１１中
の、Ｍｔｒ３ＧａＤ、７ Ａ ｓ層１０との接合界面に
蓄積した第二導電型のキャリアで、この場合には、二次
元正孔ガス１ である。
さらに、 １３はアンドープＧａＡｓ層ｌｌ上に積層さ
せた第二高抵抗層で、例えば、約７０ＯＡの厚さのアン
ドープの半絶縁性剤。ｔＧａｏ、ｒＡｓ層とする。この
半絶縁性ＡＱＯ，ｒ Ｇａ、、、ｒＡｓＡｌＢ１２二に
コンタクト層１４を設ける。このコンタクト層１４を、
例えば、Ｂｅを３×／８ １Ｏｃｆｆｌ−３程度添加した約５０ＯＡの厚さのｐ”
−ＧａＡｓ層とし、このコンタクト層１４によって、
ソース及びドレイン間、及び、ドレイン及びゲート間の
寄生抵抗を小さく出来ると共に、オーミック電極の接触
抵抗を小さくすることが出来る。さらに、１５及び１８
は第二ソース電極及び第ニドレイン電極であって、例え
ば、下側のｐ型のコンタクト層１４とオーミック接触を
形成するＡｕＢｅ電極層からなる。
せた第二高抵抗層で、例えば、約７０ＯＡの厚さのアン
ドープの半絶縁性剤。ｔＧａｏ、ｒＡｓ層とする。この
半絶縁性ＡＱＯ，ｒ Ｇａ、、、ｒＡｓＡｌＢ１２二に
コンタクト層１４を設ける。このコンタクト層１４を、
例えば、Ｂｅを３×／８ １Ｏｃｆｆｌ−３程度添加した約５０ＯＡの厚さのｐ”
−ＧａＡｓ層とし、このコンタクト層１４によって、
ソース及びドレイン間、及び、ドレイン及びゲート間の
寄生抵抗を小さく出来ると共に、オーミック電極の接触
抵抗を小さくすることが出来る。さらに、１５及び１８
は第二ソース電極及び第ニドレイン電極であって、例え
ば、下側のｐ型のコンタクト層１４とオーミック接触を
形成するＡｕＢｅ電極層からなる。
また、１７は第二ゲート電極で、例えば、下側の第二高
抵抗層１３と接合を形成するための剤型極層からなる。
抵抗層１３と接合を形成するための剤型極層からなる。
そして、１８は第二導電型不純物を添加した第一高不純
物濃度領域で、例えば、ＡｕＢｅを第二ソース電極１５
及び第ニドレイン電極１８のそれぞれの下側の第三半導
体層９に達するよに拡散させたｐ′″−領域である。
物濃度領域で、例えば、ＡｕＢｅを第二ソース電極１５
及び第ニドレイン電極１８のそれぞれの下側の第三半導
体層９に達するよに拡散させたｐ′″−領域である。
このような各構成成分４〜１８が第二導電型チャンネル
ＦＥＴＴ２を形成している（第１図（Ａ））。
ＦＥＴＴ２を形成している（第１図（Ａ））。
さらに、１９は第一ソース電極及び２０は第一ドレイン
電極であり、これらはともに、例えば、下側のｎ型の第
一高抵抗層８とオーミックとなるＡｕＧｅ電極層であり
、２１は第二ゲート電極１７と同様な第一ゲート電極で
ある。２２は第一導電型の不純物が添加された第二高不
純物濃度領域で、この場合、ＡｕＧｅを第一ソース電極
１９及び第一ドレイン電極２゜のそれぞれの下側の第一
半導体層４に達するよに拡散形成させたイー領域である
。そして、構成成分４〜８及び１９〜２２が第一導電型
チャンネルＦＥＴＴ１を形成する。
電極であり、これらはともに、例えば、下側のｎ型の第
一高抵抗層８とオーミックとなるＡｕＧｅ電極層であり
、２１は第二ゲート電極１７と同様な第一ゲート電極で
ある。２２は第一導電型の不純物が添加された第二高不
純物濃度領域で、この場合、ＡｕＧｅを第一ソース電極
１９及び第一ドレイン電極２゜のそれぞれの下側の第一
半導体層４に達するよに拡散形成させたイー領域である
。そして、構成成分４〜８及び１９〜２２が第一導電型
チャンネルＦＥＴＴ１を形成する。
エネルギーバンド ゛の雪
第２図（Ａ）及び（Ｂ）は上述した構造のｐチャンンネ
ルＦＥＴＴ２及びｎチャンネルＦＥＴＴ＋ のエネルギ
ーバンド構造をそれぞれ示す線図である。図中２３はフ
ェルミレベルを示し、その他の領域は第１図に示した各
層及びその他の対応する番号を付して示す。
ルＦＥＴＴ２及びｎチャンネルＦＥＴＴ＋ のエネルギ
ーバンド構造をそれぞれ示す線図である。図中２３はフ
ェルミレベルを示し、その他の領域は第１図に示した各
層及びその他の対応する番号を付して示す。
第２図（Ａ）に示すエネルギーバンド構造では、Ｐ”
Ａｌ２．．３ Ｇ ａ□、ｑ Ａ ３層９が変調ドーピ
ング層となり、かつ、アンドープＧａＡｓ層１１がポテ
ンシャルの量子井戸となっている。従って、この層９内
の正孔がアンドープのＧａＡｓ層ｌｌ内に拡散して二次
元正孔ガス１２として蓄積されている。従って、第二ソ
ース電極１５及び第ニドレイン電極１Ｂによって、アン
ドープＧａＡｇ層１１の界面に平行な方向に電界を掛け
ると、これら二次元正孔ガスは高移動度で伝導する。
Ａｌ２．．３ Ｇ ａ□、ｑ Ａ ３層９が変調ドーピ
ング層となり、かつ、アンドープＧａＡｓ層１１がポテ
ンシャルの量子井戸となっている。従って、この層９内
の正孔がアンドープのＧａＡｓ層ｌｌ内に拡散して二次
元正孔ガス１２として蓄積されている。従って、第二ソ
ース電極１５及び第ニドレイン電極１Ｂによって、アン
ドープＧａＡｇ層１１の界面に平行な方向に電界を掛け
ると、これら二次元正孔ガスは高移動度で伝導する。
尚、このＦＥＴ Ｔ２ （７）イーＭ６３Ｇａ６．ｔ）
Ａｓ層４も変調ドーピング層であり、従って、アンドー
プＧａＡｓ層６がポテンシャルの量子井戸となって、こ
こに電子が二次元電子ガス７として蓄積されるが、この
アンドープＧａＡｓ層６は第二ソース電極１５及び第ニ
ドレイン電極１Ｂとは電気的に接続されていないので、
伝導には直接寄与しない。
Ａｓ層４も変調ドーピング層であり、従って、アンドー
プＧａＡｓ層６がポテンシャルの量子井戸となって、こ
こに電子が二次元電子ガス７として蓄積されるが、この
アンドープＧａＡｓ層６は第二ソース電極１５及び第ニ
ドレイン電極１Ｂとは電気的に接続されていないので、
伝導には直接寄与しない。
第２図（Ｂ）に示すｎチャンネルＦＥＴＴ、のバンド構
造では、ｆ −ＭＯ，ａ Ｇａｏ、ｙ Ａｓ層４が変調
ドーピング層となり、かつ、アンドープＧａＡｓ層６が
ポテンシャルの量子井戸となっている。従って、この層
４内の電子がアンドープのＧａＡｓ層６内に拡散して二
次元電子ガス７として蓄積されている。従って、第一ソ
ース電極１９及び第一ドレイン電極２０によって、アン
ドープＧａＡｓ層６の界面に平行な方向に電界を掛ける
と、これら二次元電子ガスは高移動度で伝導する。
造では、ｆ −ＭＯ，ａ Ｇａｏ、ｙ Ａｓ層４が変調
ドーピング層となり、かつ、アンドープＧａＡｓ層６が
ポテンシャルの量子井戸となっている。従って、この層
４内の電子がアンドープのＧａＡｓ層６内に拡散して二
次元電子ガス７として蓄積されている。従って、第一ソ
ース電極１９及び第一ドレイン電極２０によって、アン
ドープＧａＡｓ層６の界面に平行な方向に電界を掛ける
と、これら二次元電子ガスは高移動度で伝導する。
１１皿」
ｐチャンネ、ルＦＥＴＴ２の第二ゲート電極１７に負の
バイアス電圧を印加すると、第３図（Ａ）に示すように
、アンドープＧａＡｓ層１１及びアンドープの半絶縁性
ＡＱａ、ｒＧａｏ、ｒＡｓ層１３のエネルギーレベルが
上側へとシフトしてＧａＡｓ層１１中の、アンドープの
半絶縁性ＮＪ６．ｒ Ｇ ａ ｏ、、ｒＡ ｓ層１３と
の接合界面側に二次元正孔ガス１２が誘起され、従って
、このＧａＡｓ層１１の形成した量子井戸全体に二次元
正孔ガス１２が分離せずに分布して蓄積されｐチャンネ
ルとなる。そして、この二次元正孔ガス１２はゲートバ
イアス電圧の印加時にも層１３の電位障壁が高いので、
第ニゲｉ −ト電極１７″流出する０１が４い・同様に
、ｎチャンネルＦＥＴＴ１の第一ゲート電極２１に正の
バイアス電圧を印加すると、第３図（Ｂ）に示すように
、アンドープＧａＡｇ層６及びアンドープの半絶縁性Ａ
Ｑ、、Ｇａｏ、ｒ Ａｓ層８のエネルギーレベルが下側
へとシフトしてＧａＡｓ層６中の、アンドープの半絶縁
性ＡＱＯｇ Ｇａ ｏ、ｒＡ ８層８との接合界面側に
二次元電子ガス７が誘起され、従って、このＧａＡｓ層
６の形成した量子井戸全体に二次元電子ガス７が分離せ
ずに分布して蓄積されｎチャンネルとなる。そして、こ
の二次元電子ガス７はゲートバイアス電圧の印加時にも
層８の電位障壁が高いので、第一ゲート電極２１に流出
することがない。
バイアス電圧を印加すると、第３図（Ａ）に示すように
、アンドープＧａＡｓ層１１及びアンドープの半絶縁性
ＡＱａ、ｒＧａｏ、ｒＡｓ層１３のエネルギーレベルが
上側へとシフトしてＧａＡｓ層１１中の、アンドープの
半絶縁性ＮＪ６．ｒ Ｇ ａ ｏ、、ｒＡ ｓ層１３と
の接合界面側に二次元正孔ガス１２が誘起され、従って
、このＧａＡｓ層１１の形成した量子井戸全体に二次元
正孔ガス１２が分離せずに分布して蓄積されｐチャンネ
ルとなる。そして、この二次元正孔ガス１２はゲートバ
イアス電圧の印加時にも層１３の電位障壁が高いので、
第ニゲｉ −ト電極１７″流出する０１が４い・同様に
、ｎチャンネルＦＥＴＴ１の第一ゲート電極２１に正の
バイアス電圧を印加すると、第３図（Ｂ）に示すように
、アンドープＧａＡｇ層６及びアンドープの半絶縁性Ａ
Ｑ、、Ｇａｏ、ｒ Ａｓ層８のエネルギーレベルが下側
へとシフトしてＧａＡｓ層６中の、アンドープの半絶縁
性ＡＱＯｇ Ｇａ ｏ、ｒＡ ８層８との接合界面側に
二次元電子ガス７が誘起され、従って、このＧａＡｓ層
６の形成した量子井戸全体に二次元電子ガス７が分離せ
ずに分布して蓄積されｎチャンネルとなる。そして、こ
の二次元電子ガス７はゲートバイアス電圧の印加時にも
層８の電位障壁が高いので、第一ゲート電極２１に流出
することがない。
第４図（Ａ）及び（Ｂ）は、この発明の他の実施例を説
明するためのエネルギーバンド構造を示す線図である。
明するためのエネルギーバンド構造を示す線図である。
この実施例では、第一半導体層４をＢｅ不純物を添加し
てｐ” −ＡＱ（、，３Ｇａｏ、７ Ａｓ層とし、第一
導電型のキャリア７を二次元正孔ガスとし、第三半導体
層９をＳｔ不純物を添加してｆ −ＮＪｏ、３Ｇａａ、
７Ａｓ層とし、コンタクト層１４をｒｅ−ＧａＡｓ層と
し、第二ソース及びドレイン電極１５及び１６をＡｕＧ
ｅ電極層で形成し、第一高不純物濃度領域１８を＾ｕＧ
ｅの拡散によるが一領域とし、さらに、第一ソース及び
ドレイン電極１θ及び２０をＡｕＢｅ電極層で形成し、
そして、第二高不純物濃度領域２２をＡｕＢｅの拡散に
よるＶ−領域とした構造の半導体装置のｎチャンネルＦ
ＥＴＴ１及びｐチャンネルＦＥＴＴ２のエネルギーバン
ド構造をそれぞれ示している。この構造の場合でも前述
の実施例の場合と同様に動作する。
てｐ” −ＡＱ（、，３Ｇａｏ、７ Ａｓ層とし、第一
導電型のキャリア７を二次元正孔ガスとし、第三半導体
層９をＳｔ不純物を添加してｆ −ＮＪｏ、３Ｇａａ、
７Ａｓ層とし、コンタクト層１４をｒｅ−ＧａＡｓ層と
し、第二ソース及びドレイン電極１５及び１６をＡｕＧ
ｅ電極層で形成し、第一高不純物濃度領域１８を＾ｕＧ
ｅの拡散によるが一領域とし、さらに、第一ソース及び
ドレイン電極１θ及び２０をＡｕＢｅ電極層で形成し、
そして、第二高不純物濃度領域２２をＡｕＢｅの拡散に
よるＶ−領域とした構造の半導体装置のｎチャンネルＦ
ＥＴＴ１及びｐチャンネルＦＥＴＴ２のエネルギーバン
ド構造をそれぞれ示している。この構造の場合でも前述
の実施例の場合と同様に動作する。
尚、上述の各実施例の構造に８０Ａ程度の厚さの第−及
び第二スペーサ層５及び１０を積層させであるが、これ
らスペーサ層５及びｌＯは、第二半導体層６と、第四半
導体層１１に蓄積された高移動度の二次元電子又は正孔
がこれらの層５及び１０に平行に伝導する際、第一半導
体層４と、第三半導体層９内にそれぞれ形成されたＳｒ
ドナーイオン及びＢｅアクセプターイオンによって、ク
ーロン散乱を受けて正孔又は電子の移動度が低下するの
を回避する働きをする。しかしながら、これらスペーサ
層５及びｌＯは必ずしも必要な層ではない。
び第二スペーサ層５及び１０を積層させであるが、これ
らスペーサ層５及びｌＯは、第二半導体層６と、第四半
導体層１１に蓄積された高移動度の二次元電子又は正孔
がこれらの層５及び１０に平行に伝導する際、第一半導
体層４と、第三半導体層９内にそれぞれ形成されたＳｒ
ドナーイオン及びＢｅアクセプターイオンによって、ク
ーロン散乱を受けて正孔又は電子の移動度が低下するの
を回避する働きをする。しかしながら、これらスペーサ
層５及びｌＯは必ずしも必要な層ではない。
この発明の半導体装置は上述したＧａＡｓと。
Ｎ１３，３ Ｇａ６．７ Ａ Ｂ又はＮ１３，５ Ｇａ
、３ Ａｓの組み合わせを変えても実現出来る０例えば
、Ｉ ｎ、、１３Ｇ ａ、４７ Ａ ｓ ／ Ｉ ｎ
Ｐ、０８ｇ７Ｉｎ、、、、ｒｊＡｓ／ ＡＱ、、ｇＩｎ
、７ｚＡｓを使用することも出来る。この場合、ＧａＡ
ｓをＩｎ、、ＪＧ＆、、４７Ａｌｌで、ＡＱ ｏ、３
Ｇａ、、、７ Ａ ＳをＩｎＰで置換し、或いは、Ｇａ
ＡｓをＧ ａ、、＋７ Ｉ ｎａｔ３Ａ ｓで、ＡＱ６
，３ Ｇａ６．７ＡｓをＡＱ ６，４４１ ｎＯ，１２
Ａ ｓで置換すれば良い。
、３ Ａｓの組み合わせを変えても実現出来る０例えば
、Ｉ ｎ、、１３Ｇ ａ、４７ Ａ ｓ ／ Ｉ ｎ
Ｐ、０８ｇ７Ｉｎ、、、、ｒｊＡｓ／ ＡＱ、、ｇＩｎ
、７ｚＡｓを使用することも出来る。この場合、ＧａＡ
ｓをＩｎ、、ＪＧ＆、、４７Ａｌｌで、ＡＱ ｏ、３
Ｇａ、、、７ Ａ ＳをＩｎＰで置換し、或いは、Ｇａ
ＡｓをＧ ａ、、＋７ Ｉ ｎａｔ３Ａ ｓで、ＡＱ６
，３ Ｇａ６．７ＡｓをＡＱ ６，４４１ ｎＯ，１２
Ａ ｓで置換すれば良い。
さらに、第−高抵抗層及び第二高抵抗層として半絶縁性
８１６，１Ｇａ６．りＡｓ層を用いているが、これの代
わりに１ｄＪ６，７ Ｇａ、、３Ａｓ層でも或いはＧａ
Ａｓ層と格子整合する単結晶絶縁膜でも良い。
８１６，１Ｇａ６．りＡｓ層を用いているが、これの代
わりに１ｄＪ６，７ Ｇａ、、３Ａｓ層でも或いはＧａ
Ａｓ層と格子整合する単結晶絶縁膜でも良い。
（発明の効果）
上述した説明から明らかなように、この発明の半導体装
置によれば、第一導電型チャンネル電界効果トランジス
タの第−半導体層及び第二導電型チャンネル電界効果ト
ランジスタの第三半導体層がそれぞれ変調ドーピング層
となっていて、かつ、第一導電型チャンネル電界効果ト
ランジスタの第二半導体層及び第二導電型チャンネル電
界効果トランジスタの第四半導体層が不純物の少ない層
であってポテンシャルの量子井戸を形成しているので、
この量子井戸に蓄積しているキャリアに追加してゲート
電圧の印加により誘起されたキャリアが蓄積されるため
、大きな相互コンダクタンスｇＩ１１を得、キャリア移
動度が高くなる。
置によれば、第一導電型チャンネル電界効果トランジス
タの第−半導体層及び第二導電型チャンネル電界効果ト
ランジスタの第三半導体層がそれぞれ変調ドーピング層
となっていて、かつ、第一導電型チャンネル電界効果ト
ランジスタの第二半導体層及び第二導電型チャンネル電
界効果トランジスタの第四半導体層が不純物の少ない層
であってポテンシャルの量子井戸を形成しているので、
この量子井戸に蓄積しているキャリアに追加してゲート
電圧の印加により誘起されたキャリアが蓄積されるため
、大きな相互コンダクタンスｇＩ１１を得、キャリア移
動度が高くなる。
さらに、キャリアが蓄積する第二半導体層と第一ゲート
電極間に第一高抵抗層を設は及びキャリアが蓄積する第
四半導体層と第二ゲート電極間に第二高抵抗層を設けで
あるので、各ゲートバイアス電圧を印加した際に、これ
ら抵抗層が電位障壁となって蓄積した各キャリアがそれ
ぞれのゲート電極に流出しないので、電力消費を低く抑
えることが出来る。
電極間に第一高抵抗層を設は及びキャリアが蓄積する第
四半導体層と第二ゲート電極間に第二高抵抗層を設けで
あるので、各ゲートバイアス電圧を印加した際に、これ
ら抵抗層が電位障壁となって蓄積した各キャリアがそれ
ぞれのゲート電極に流出しないので、電力消費を低く抑
えることが出来る。
さらに、第一導電型チャンネル電界効果トランジスタ及
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力１ で・高速動作の″′プリ′タリ
電界効果トラ′ジリスを得ることが出来、従って、この
半導体装置は超大規模集積回路に利用することが出来る
。
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力１ で・高速動作の″′プリ′タリ
電界効果トラ′ジリスを得ることが出来、従って、この
半導体装置は超大規模集積回路に利用することが出来る
。
第１図（Ａ）及び（Ｂ）はこの発明の半導体装置の一実
施例を説明するための路線的断面図、第２図（Ａ）及び
（Ｂ）、及び、第３図（Ａ）及び（Ｂ）は第１図の構造
の半導体装置の説明に供するエネルギーバンド構造を示
す線図、 第４図（Ａ）及び（Ｂ）はこの発明の半導体装置の他の
実施例を説明するためのエネルギーバンド構造を示す線
図である。 第５図は従来の半導体装置の説明に供する断面図である
。 Ｔ、・・・第一導電型チャンネル電界効果トランジスタ Ｔ２・・・第二導電型チャンネル電界効果トランジスタ ト・・基板、 ２・・・不純物無添加層３・・・下地層
、 ４・・・第一半導体層５・・・第一スペーサ層、６
・・・第二半導体層７・・・第一導電型のキャリア ８・・・第一高抵抗層、９・・・第三半導体層ｌＯ・・
・第ニスペーサ層、１１・・・第四半導体層１２・・・
第二導電型のキャリア 】３・・・第二高抵抗層、 １４・・・コンタクト層１
５・・・第二ソース電極、 １Ｂ・・・第ニドレイン電
極１７・・・第二ゲート電極 １８・・・第一高不純物濃度領域 １８・・・第一ソース電極、２０・・・第一ドレイン電
極２１・・・第一ゲート電極、２２・・・第二高不純物
濃度領域２３・・・フェルミレベル。 □ 特許出願人 沖電気工業株式会社 −３４１− 区 Ｃす 派 り） へ 図 （Ｂ） 図
施例を説明するための路線的断面図、第２図（Ａ）及び
（Ｂ）、及び、第３図（Ａ）及び（Ｂ）は第１図の構造
の半導体装置の説明に供するエネルギーバンド構造を示
す線図、 第４図（Ａ）及び（Ｂ）はこの発明の半導体装置の他の
実施例を説明するためのエネルギーバンド構造を示す線
図である。 第５図は従来の半導体装置の説明に供する断面図である
。 Ｔ、・・・第一導電型チャンネル電界効果トランジスタ Ｔ２・・・第二導電型チャンネル電界効果トランジスタ ト・・基板、 ２・・・不純物無添加層３・・・下地層
、 ４・・・第一半導体層５・・・第一スペーサ層、６
・・・第二半導体層７・・・第一導電型のキャリア ８・・・第一高抵抗層、９・・・第三半導体層ｌＯ・・
・第ニスペーサ層、１１・・・第四半導体層１２・・・
第二導電型のキャリア 】３・・・第二高抵抗層、 １４・・・コンタクト層１
５・・・第二ソース電極、 １Ｂ・・・第ニドレイン電
極１７・・・第二ゲート電極 １８・・・第一高不純物濃度領域 １８・・・第一ソース電極、２０・・・第一ドレイン電
極２１・・・第一ゲート電極、２２・・・第二高不純物
濃度領域２３・・・フェルミレベル。 □ 特許出願人 沖電気工業株式会社 −３４１− 区 Ｃす 派 り） へ 図 （Ｂ） 図
Claims (1)
- 【特許請求の範囲】 １、同一基板の上側に形成された第一導電型チャンネル
電界効果トランジスタと、第二導電型チャンネル電界効
果トランジスタとを具え、該第−導電型チャンネル電界
効果トランジスタは、電子親和力が小さく、この電子親
和力とエネルギーギャップとの和が大きく及び第一導電
型不純物が添加された第一半導体層と、該第−半導体層
の上側に設けられ、電子親和力が大きく、この電子親和
力とエネルギーギャップとの和が小さく及び不純物無添
加の第二半導体層と、該第二半導体層上に設けられた第
一高抵抗層と、該第−高抵抗層上に設けられた第一ソー
ス、ドレイン及びゲート電極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、前記第一高抵
抗層と、該高抵抗層上に設けられ、電子親和力が小さく
、この電子親和力とエネルギーギャップとの和が大きく
及び第二導電型不純物が添加された第三半導体層と、該
第三半導体層の上側に設けられ、電子親和力が大きく、
この電子親和力とエネルギーギャップとの和が小さく及
び不純物無添加の第四半導体層と、該第四半導体層上に
設けられた第二高抵抗層と、該二高抵抗層上に設けられ
た第二ソース、ドレイン及びゲート電極を具え、 前記第二半導体層及び第四半導体層はそれぞれポテンシ
ャルの量子井戸を形成すると共に、該量子井戸中に蓄積
されるキャリアを分離することなく分布させる程度の厚
さを有する ことを特徴とする半導体装置。 ２、第一導電型をｎ導電型とし、第二導電型をｐ導電型
としたことを特徴とする特許請求の範囲第１項記載の半
導体装置。 ３、第一導電型をｐ導電型とし、第二導電型をｎ導電型
としたことを特徴とする特許請求の範囲第１項記載の半
導体装置。 ４、第一半導体層と第三半導体層とを同一材料で形成し
、第二半導体層と第四半導体層とを同一材料で形成し、
及び第一高抵抗層と第二高抵抗層を同一材料で形成した
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 ５、第一半導体層」二に第一スペーサ層を介して第二半
導体層を設け、第三半導体層上に第ニスペーサ層を介し
て第四半導体層を設けたことを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119617A JPS60263471A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119617A JPS60263471A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263471A true JPS60263471A (ja) | 1985-12-26 |
Family
ID=14765857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59119617A Pending JPS60263471A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263471A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245682A (ja) * | 1986-04-16 | 1987-10-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 高移動度半導体装置 |
| US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
| US4835581A (en) * | 1986-07-25 | 1989-05-30 | Hitachi, Ltd. | Electron gas hole gas tunneling transistor device |
| US8000062B2 (en) | 2008-12-30 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Enhanced magnetoresistance and localized sensitivity by gating in lorentz magnetoresistors |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
-
1984
- 1984-06-11 JP JP59119617A patent/JPS60263471A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245682A (ja) * | 1986-04-16 | 1987-10-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 高移動度半導体装置 |
| US4835581A (en) * | 1986-07-25 | 1989-05-30 | Hitachi, Ltd. | Electron gas hole gas tunneling transistor device |
| US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
| US8000062B2 (en) | 2008-12-30 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Enhanced magnetoresistance and localized sensitivity by gating in lorentz magnetoresistors |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
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