JP2870984B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2870984B2 JP2870984B2 JP2131791A JP13179190A JP2870984B2 JP 2870984 B2 JP2870984 B2 JP 2870984B2 JP 2131791 A JP2131791 A JP 2131791A JP 13179190 A JP13179190 A JP 13179190A JP 2870984 B2 JP2870984 B2 JP 2870984B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に化合物半導体結晶を
用いたヘテロ接合デバイスに関するものである。
用いたヘテロ接合デバイスに関するものである。
GaAsをはじめとする化合物半導体を用いた電界効果ト
ランジスタ（FET）は、その材料の持つ優れた電気伝導
性から、超高速集積回路実現のための基本素子として期
待されている。
ランジスタ（FET）は、その材料の持つ優れた電気伝導
性から、超高速集積回路実現のための基本素子として期
待されている。
特にこれらの素子を用いて大規模集積回路（LSI）を
実現する上で、基本素子は消費電力が小さく、高速性で
あることが必要である。
実現する上で、基本素子は消費電力が小さく、高速性で
あることが必要である。
このような要請に答え得る回路としては、構成が単純
なDCFL（Direct−Coupled FET Logic）が有望と考えら
れる。
なDCFL（Direct−Coupled FET Logic）が有望と考えら
れる。
この回路ではドライバとして働くしきい値電圧が正の
Ｅ−FET（Enhancement Mode−FET）と、負荷として働く
しきい値電圧が負のＤ−FET（Depletion Mode−FET）ま
たは抵抗素子とから構成されている。
Ｅ−FET（Enhancement Mode−FET）と、負荷として働く
しきい値電圧が負のＤ−FET（Depletion Mode−FET）ま
たは抵抗素子とから構成されている。
電流駆動能力が大きく、ゲート順方向許容電圧範囲が
大きいDMT（Doped−Channel Hetero MIS FET）がDCFL回
路を構成する基本素子として有望である。
大きいDMT（Doped−Channel Hetero MIS FET）がDCFL回
路を構成する基本素子として有望である。
このDMTを用いてDCFL回路を構成する基本素子構造が1
988年発行のIEDMテクニカルダイジェスト（IEDM Techni
cal Digest）の688頁に発表されている。
988年発行のIEDMテクニカルダイジェスト（IEDM Techni
cal Digest）の688頁に発表されている。
この素子構造を従来技術例として、Ｅ−FETとＤ−FET
とから構成されたDCFL回路について、第３図の断面図を
参照して説明する。
とから構成されたDCFL回路について、第３図の断面図を
参照して説明する。
Ｅ−FET1は半絶縁性GaAs基板３の上にノンドープGaAs
バッファ層４、ノンドープAlGaAsバッファ層５、ノンド
ープGaAsバッファ層６が順次積層され、その上にＮ型Ga
Asチャネル層７、ゲート絶縁膜としてノンドープAlGaAs
層８が積層され、さらにその上にＷ−Siからなる整流性
のゲート金属電極９、さらにその両側にAu−Ge/Niのソ
ースおよびドレインのオーミック電極10が形成されてい
る。
バッファ層４、ノンドープAlGaAsバッファ層５、ノンド
ープGaAsバッファ層６が順次積層され、その上にＮ型Ga
Asチャネル層７、ゲート絶縁膜としてノンドープAlGaAs
層８が積層され、さらにその上にＷ−Siからなる整流性
のゲート金属電極９、さらにその両側にAu−Ge/Niのソ
ースおよびドレインのオーミック電極10が形成されてい
る。
Ｄ−FET2は半絶縁性GaAs基板３からゲート絶縁膜とな
るノンドープAlGaAs絶縁層８まではＥ−FET1と共通で、
そのノンドープAlGaAs絶縁層８の上にノンドープGaAsチ
ャネル層11が設けられ、その上にゲート電極９とソース
およびドレイン電極10が形成されている。
るノンドープAlGaAs絶縁層８まではＥ−FET1と共通で、
そのノンドープAlGaAs絶縁層８の上にノンドープGaAsチ
ャネル層11が設けられ、その上にゲート電極９とソース
およびドレイン電極10が形成されている。
なおＥ−FET1のドレインとＤ−FET2のソースのオーミ
ック電極はDCFL回路を構成するために共通になってい
る。またFET領域以外には硼素がイオン注入され、11B+
注入高抵抗分離層12を形成して隣接するFETと絶縁分離
している。各ソース−ドレイン電極10の下にはＮ型の不
純物を導入して高濃度Ｎ型オーミック層13を形成し寄生
抵抗の低減を計っている。
ック電極はDCFL回路を構成するために共通になってい
る。またFET領域以外には硼素がイオン注入され、11B+
注入高抵抗分離層12を形成して隣接するFETと絶縁分離
している。各ソース−ドレイン電極10の下にはＮ型の不
純物を導入して高濃度Ｎ型オーミック層13を形成し寄生
抵抗の低減を計っている。
DCFL回路の例としてインバータ回路を第４図に示す。
ここで用いられているＥ−FETのＶ−Ｉ（電圧−電
流）特性を第５図にＤ−FETのＶ−Ｉ特性を第６図に示
す。なおDCFL回路ではＤ−FETのゲートはソースに接続
されているので、第６図ではVGS＝０のみを示してい
る。
流）特性を第５図にＤ−FETのＶ−Ｉ特性を第６図に示
す。なおDCFL回路ではＤ−FETのゲートはソースに接続
されているので、第６図ではVGS＝０のみを示してい
る。
このときDCFLインバータの入出力特性はＩ−Ｖ特性の
左右を引っくり返してVDDを原点にしてＥ−FETに重ね書
きした第７図を用いて説明できる。
左右を引っくり返してVDDを原点にしてＥ−FETに重ね書
きした第７図を用いて説明できる。
インバータの入力電圧すなわちＥ−FETのゲート電圧V
GSに対するインバータの出力電圧は対応するVGSに対す
るＤ−FETの電流の線とＥ−FETの電流の線との交点にな
る。
GSに対するインバータの出力電圧は対応するVGSに対す
るＤ−FETの電流の線とＥ−FETの電流の線との交点にな
る。
このようにしてインバータの入出力特性（通常、伝達
特性と称する）をＥ−FETのVGS＝0.2、0.4、0.6、0.8、
1.0Vの値についてプロットすると第８図の実線になる。
特性と称する）をＥ−FETのVGS＝0.2、0.4、0.6、0.8、
1.0Vの値についてプロットすると第８図の実線になる。
ここで入出力を反転させた破線とに囲まれた長方形が
動作余裕電圧（ハイレベルのマージンNMLとローレベル
のマージンNML）を示す。
動作余裕電圧（ハイレベルのマージンNMLとローレベル
のマージンNML）を示す。
ここでＤ−FETの飽和特性との関係について説明す
る。
る。
第９図のように飽和電流が等しくて、異なる飽和特性
（立ち上り）のＤ−FETで構成したインバータの伝達特
性は、第10図のようにＤ−FETのドレイン電流IDの立ち
上りが急峻なほど、出力電圧が大きく変化する。
（立ち上り）のＤ−FETで構成したインバータの伝達特
性は、第10図のようにＤ−FETのドレイン電流IDの立ち
上りが急峻なほど、出力電圧が大きく変化する。
第19図の破線で示したように、飽和特性の良好な（立
ち上りが急峻な）Ｄ−FETを用いることにより、動作マ
ージンが拡大することが分る。
ち上りが急峻な）Ｄ−FETを用いることにより、動作マ
ージンが拡大することが分る。
しかしながら前記文献の値では、Ｄ−FETのドレイン
電流が飽和する電圧はVDS≒0.6Vであり、例えば電源電
圧1Vでの動作を考えると充分に低い値とは言えないの
で、動作マージンが不足するという問題がある。
電流が飽和する電圧はVDS≒0.6Vであり、例えば電源電
圧1Vでの動作を考えると充分に低い値とは言えないの
で、動作マージンが不足するという問題がある。
本発明の目的は、飽和電圧を低減できる負荷用Ｄ−FE
Tを駆動用Ｅ−FETとともに同一半導体基板上に構成する
素子構造を提供することにある。
Tを駆動用Ｅ−FETとともに同一半導体基板上に構成する
素子構造を提供することにある。
本発明の半導体装置は、半導体基板の上に電気伝導性
の第１の半導体層と、第１の半導体層の上に積層された
第１の半導体層よりも電子親和力が小さいノンドープの
第２の半導体層と、第２の半導体層の上の一部に積層さ
れたノンドープの第３の半導体層と、第３の半導体層に
積層された第３の半導体層より電子親和力が小さく第１
の半導体層と同一の電気伝導性を有する第４の半導体層
から構成され、表面の第２の半導体層の上と第４の半導
体層の上とに、ショットキ接合をなす金属電極と該金属
電極を挟んでオーミック接触をなす金属電極とが設けら
れているものである。
の第１の半導体層と、第１の半導体層の上に積層された
第１の半導体層よりも電子親和力が小さいノンドープの
第２の半導体層と、第２の半導体層の上の一部に積層さ
れたノンドープの第３の半導体層と、第３の半導体層に
積層された第３の半導体層より電子親和力が小さく第１
の半導体層と同一の電気伝導性を有する第４の半導体層
から構成され、表面の第２の半導体層の上と第４の半導
体層の上とに、ショットキ接合をなす金属電極と該金属
電極を挟んでオーミック接触をなす金属電極とが設けら
れているものである。
本発明の半導体装置は、Ｄ−FETに特徴があり、電子
の移動度が通常のＮ型GaAsよりも大きい選択ドープ構造
になっている。
の移動度が通常のＮ型GaAsよりも大きい選択ドープ構造
になっている。
選択ドープ構造は不純物をドープした電子親和力の小
さい結晶が電子供給層となり、電子は不純物がドープさ
れていない電子親和力が大きい半導体層の界面に蓄積し
て二次元電子ガスを形成する。
さい結晶が電子供給層となり、電子は不純物がドープさ
れていない電子親和力が大きい半導体層の界面に蓄積し
て二次元電子ガスを形成する。
この二次元電子ガスは高純度半導体中を走行するため
に、非常に大きな移動度が得られる。
に、非常に大きな移動度が得られる。
一般に移動度の大きい結晶を用いた方が、0Vから印加
電圧を増加したときの電流の立ち上がりが急峻になる。
電圧を増加したときの電流の立ち上がりが急峻になる。
電子移動度が大きく、電流の立ち上がりの急峻な負荷
Ｄ−FETを採用することにより、動作速度および動作余
裕度の改善を計ることができる。
Ｄ−FETを採用することにより、動作速度および動作余
裕度の改善を計ることができる。
本発明の第１の実施例について、第１図を参照して説
明する。
明する。
このDCFL回路はＥ−FET1とＤ−FET2とから構成されて
いる。
いる。
Ｅ−FET1は半絶縁性GaAs基板３の上に厚さ500nmのノ
ンドープGaAsバッファ層４、厚さ100nmのノンドープAlG
aAsバッファ層５、厚さ100nmのノンドープGaAsバッファ
層６が順次形成され、その上に２×1018cm-3のSiドー
プ、厚さ15nmのＮ型GaAsチャネル層７、ゲート絶縁膜と
なる厚さ20nmのノンドープAlGaAs絶縁層８が形成され、
その上にＷ−Siからなる整流性のゲート金属電極９、さ
らにその両側にAu−Ge/Niソースおよびドレインのオー
ミック電極10が形成されている。
ンドープGaAsバッファ層４、厚さ100nmのノンドープAlG
aAsバッファ層５、厚さ100nmのノンドープGaAsバッファ
層６が順次形成され、その上に２×1018cm-3のSiドー
プ、厚さ15nmのＮ型GaAsチャネル層７、ゲート絶縁膜と
なる厚さ20nmのノンドープAlGaAs絶縁層８が形成され、
その上にＷ−Siからなる整流性のゲート金属電極９、さ
らにその両側にAu−Ge/Niソースおよびドレインのオー
ミック電極10が形成されている。
Ｄ−FETは半絶縁性GaAs基板３からゲート絶縁膜のノ
ンドープAlGaAs絶縁層８まではＥ−FET1と共通であり、
そのノンドープAlGaAs絶縁層８の上に厚さ50nmのノンド
ープGaAs層チャネル11、およびその上に２×1018cm-3の
Siドープ、Ｎ型AlGaAs電子供給層14が設けられ、さらに
その上にゲート電極９、ソースおよびドレインのオーミ
ック電極10が形成されている。
ンドープAlGaAs絶縁層８まではＥ−FET1と共通であり、
そのノンドープAlGaAs絶縁層８の上に厚さ50nmのノンド
ープGaAs層チャネル11、およびその上に２×1018cm-3の
Siドープ、Ｎ型AlGaAs電子供給層14が設けられ、さらに
その上にゲート電極９、ソースおよびドレインのオーミ
ック電極10が形成されている。
なおDCFL回路を構成するため、Ｅ−FET1のドレインと
Ｄ−FET2のソースは共通である。またFETの部分以外に
は硼素がイオン注入され、高抵抗分離層12を形成して隣
接するFETと絶縁分離している。各ソースおよびドレイ
ンのオーミック電極10の下にはＮ型の不純物を導入して
高濃度Ｎ型領域13を形成して寄生抵抗の低減を計ってい
る。
Ｄ−FET2のソースは共通である。またFETの部分以外に
は硼素がイオン注入され、高抵抗分離層12を形成して隣
接するFETと絶縁分離している。各ソースおよびドレイ
ンのオーミック電極10の下にはＮ型の不純物を導入して
高濃度Ｎ型領域13を形成して寄生抵抗の低減を計ってい
る。
Ｅ−FET1は従来技術と同じ構造のDMTであり、DMTのも
つ大きな電流駆動能力、高い順方向許容電圧という特徴
は維持されている。
つ大きな電流駆動能力、高い順方向許容電圧という特徴
は維持されている。
Ｄ−FET2に関しては、Ｎ型AlGaAs電子供給層14から電
子が供給されて、ノンドープGaAsチャネル層11との界面
に電子移動度の大きな二次元電子ガス15が形成される。
この二次元電子ガス15をチャネルとすることにより、飽
和電圧の低いＤ−FET2をＥ−FET1とともに構成できる。
子が供給されて、ノンドープGaAsチャネル層11との界面
に電子移動度の大きな二次元電子ガス15が形成される。
この二次元電子ガス15をチャネルとすることにより、飽
和電圧の低いＤ−FET2をＥ−FET1とともに構成できる。
つぎに本発明の第２の実施例について、第２図を参照
して説明する。
して説明する。
これはＥ−FET1と電流飽和型の抵抗16とから構成され
ている。
ている。
Ｅ−FET1は半絶縁性GaAs基板３の上にノンドープGaAs
バッファ層４、ノンドープAlGaAsバッファ層５、ノンド
ープGaAsバッファ層６が順次形成され、その上にＮ型Ga
Asチャネル層７、ゲート絶縁膜としてノンドープAlGaAs
絶縁層８が形成され、その上にＷ−Siからなる整流性の
ゲート金属電極９、さらにその両側のAu−Ge/Niのソー
スおよびドレインのオーミック電極10が形成されてい
る。
バッファ層４、ノンドープAlGaAsバッファ層５、ノンド
ープGaAsバッファ層６が順次形成され、その上にＮ型Ga
Asチャネル層７、ゲート絶縁膜としてノンドープAlGaAs
絶縁層８が形成され、その上にＷ−Siからなる整流性の
ゲート金属電極９、さらにその両側のAu−Ge/Niのソー
スおよびドレインのオーミック電極10が形成されてい
る。
抵抗16は半絶縁性GaAs基板３からゲート絶縁膜になる
ノンドープAlGaAs絶縁層８まではＥ−FET1と共通であ
り、そのノンドープAlGaAs絶縁層８の上にノンドープGa
Asチャネル層11、およびその上にＮ型AlGaAs電子供給層
14が設けられ、さらにその上に２つのオーミック電極10
が形成されている。
ノンドープAlGaAs絶縁層８まではＥ−FET1と共通であ
り、そのノンドープAlGaAs絶縁層８の上にノンドープGa
Asチャネル層11、およびその上にＮ型AlGaAs電子供給層
14が設けられ、さらにその上に２つのオーミック電極10
が形成されている。
なおDCFL回路を構成するため、Ｅ−FET1のドレインと
抵抗16の一方のオーミック電極10とは共通である。
抵抗16の一方のオーミック電極10とは共通である。
またFETおよび抵抗の領域以外はには硼素がイオン注
入され、高抵抗分離層12を形成して隣接するＥ−FETあ
るいは抵抗と絶縁分離している。またソース、ドレイン
およびオーミック電極10の下にはＮ型の不純物を導入し
て、高濃度Ｎ型領域13を形成して寄生抵抗の低減を計っ
ている。
入され、高抵抗分離層12を形成して隣接するＥ−FETあ
るいは抵抗と絶縁分離している。またソース、ドレイン
およびオーミック電極10の下にはＮ型の不純物を導入し
て、高濃度Ｎ型領域13を形成して寄生抵抗の低減を計っ
ている。
ここでＥ−FET1は従来技術と同じ構造のDMTであり、D
MTの持つ大きな電流駆動能力、高いゲート順方向許容電
圧という特徴は維持されている。
MTの持つ大きな電流駆動能力、高いゲート順方向許容電
圧という特徴は維持されている。
抵抗16に関しては、Ｎ型AlGaAs電子供給層14から電子
が供給されて、ノンドープGaAsチャネル層11との界面に
電子移動度の大きな二次元電子ガス15が形成される。
が供給されて、ノンドープGaAsチャネル層11との界面に
電子移動度の大きな二次元電子ガス15が形成される。
Ｎ型GaAsチャネル層７と二次元電子ガス15とが並列接
続されているが、出力電流の大部分は駆動電流の大きい
二次元電子ガス15に流れる。
続されているが、出力電流の大部分は駆動電流の大きい
二次元電子ガス15に流れる。
この二次元電子ガス15をチャネルとすることにより、
飽和電圧が約0.5Vと低い電流飽和型の負荷抵抗16をＥ−
FET1とともに構成できる。
飽和電圧が約0.5Vと低い電流飽和型の負荷抵抗16をＥ−
FET1とともに構成できる。
低い電圧で電流が飽和する負荷を持つDCFL回路が構成
できるようになった。
できるようになった。
動作速度が速くなり、動作余裕度も向上して、DCFL回
路の性能向上に大きな効果があった。
路の性能向上に大きな効果があった。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来技術
による半導体装置を示す断面図、第４図はDCFLインバー
タの回路図、第５図はＥ−FETの電圧−電流特性を示す
グラフ、第６図はＤ−FETの電圧−電流特性を示すグラ
フ、第７図はＥ−FETの電圧−電流特性とＤ−FETの電圧
−電流特性の左右を引っくり返して重ね合わせたグラ
フ、第８図はDCFLインバータの入出力特性を示すグラ
フ、第９図は異なるＤ−FETの電流の立ち上がりを比較
するグラフ、第10図は異なるＤ−FETを用いたDCFLイン
バータの入出力特性を比較するグラフである。 １……Ｅ−FET、２……Ｄ−FET、３……半絶縁性GaAs基
板、４……ノンドープGaAsバッファ層、５……ノンドー
プAlGaAsバッファ層、６……ノンドープGaAsバッファ
層、７……Ｎ型GaAsチャネル層、８……ノンドープAlGa
As絶縁層、９……ゲート電極、10……オーミック電極、
11……ノンドープGaAsチャネル層、12……11B+注入高抵
抗分離層、13……高濃度Ｎ型領域、14……Ｎ型AlGaAs電
子供給層、15……二次元電子ガス、16……抵抗。
本発明の第２の実施例を示す断面図、第３図は従来技術
による半導体装置を示す断面図、第４図はDCFLインバー
タの回路図、第５図はＥ−FETの電圧−電流特性を示す
グラフ、第６図はＤ−FETの電圧−電流特性を示すグラ
フ、第７図はＥ−FETの電圧−電流特性とＤ−FETの電圧
−電流特性の左右を引っくり返して重ね合わせたグラ
フ、第８図はDCFLインバータの入出力特性を示すグラ
フ、第９図は異なるＤ−FETの電流の立ち上がりを比較
するグラフ、第10図は異なるＤ−FETを用いたDCFLイン
バータの入出力特性を比較するグラフである。 １……Ｅ−FET、２……Ｄ−FET、３……半絶縁性GaAs基
板、４……ノンドープGaAsバッファ層、５……ノンドー
プAlGaAsバッファ層、６……ノンドープGaAsバッファ
層、７……Ｎ型GaAsチャネル層、８……ノンドープAlGa
As絶縁層、９……ゲート電極、10……オーミック電極、
11……ノンドープGaAsチャネル層、12……11B+注入高抵
抗分離層、13……高濃度Ｎ型領域、14……Ｎ型AlGaAs電
子供給層、15……二次元電子ガス、16……抵抗。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】半導体基板の上に電気伝導性の第１の半導
体層と、第１の半導体層の上に積層された第１の半導体
層よりも電子親和力が小さいノンドープの第２の半導体
層と、第２の半導体層の上の一部に積層されたノンドー
プの第３の半導体層と、第３の半導体層に積層された第
３の半導体層より電子親和力が小さく第１の半導体層と
同一の電気伝導性を有する第４の半導体層から構成さ
れ、表面の第２の半導体層の上と第４の半導体層の上と
に、ショットキ接合をなす金属電極と該金属電極を挟ん
でオーミック接触をなす金属電極とが設けられているこ
とを特徴とする半導体装置。 - 【請求項２】半導体基板の上に電気伝導性の第１の半導
体層と、第１の半導体層の上に積層された第１の半導体
層よりも電子親和力が小さいノンドープの第２の半導体
層と、第２の半導体層の上の一部に積層されたノンドー
プの第３の半導体層と、第３の半導体層に積層された第
３の半導体層より電子親和力が小さく第１の半導体層と
同一の電気伝導性を有する第４の半導体層から構成さ
れ、表面の第２の半導体層の上に、ショットキ接合をな
す金属電極と該金属電極を挟んでオーミック接触をなす
金属電極とが設けられ、第４の半導体の上にオーミック
接触をなす金属電極が設けられていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131791A JP2870984B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131791A JP2870984B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426134A JPH0426134A (ja) | 1992-01-29 |
| JP2870984B2 true JP2870984B2 (ja) | 1999-03-17 |
Family
ID=15066218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131791A Expired - Lifetime JP2870984B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870984B2 (ja) |
-
1990
- 1990-05-22 JP JP2131791A patent/JP2870984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426134A (ja) | 1992-01-29 |
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