JPH0554270B2 - - Google Patents
Info
- Publication number
- JPH0554270B2 JPH0554270B2 JP57071981A JP7198182A JPH0554270B2 JP H0554270 B2 JPH0554270 B2 JP H0554270B2 JP 57071981 A JP57071981 A JP 57071981A JP 7198182 A JP7198182 A JP 7198182A JP H0554270 B2 JPH0554270 B2 JP H0554270B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- channel
- inp
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010587 phase diagram Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、新規な構造および動作原理の高速な
電界効果型の半導体装置に関する。
電界効果型の半導体装置に関する。
−化合物半導体は、電子の移動度および飽
和速度の大きいところから、近年SiICを上まわる
高速ICを実現する試みが行われている。現在こ
のICはｎ−チヤンネルの電界効果トランジスタ
（FET）を構成素子としている。しかしながら消
費電力を考えると、相補型トランジスタでICを
構成するのが有利であるが、−化合物では正
孔の移動度が小さいのでかかる相補型トランジス
タで高速ICを構成することはできない。
和速度の大きいところから、近年SiICを上まわる
高速ICを実現する試みが行われている。現在こ
のICはｎ−チヤンネルの電界効果トランジスタ
（FET）を構成素子としている。しかしながら消
費電力を考えると、相補型トランジスタでICを
構成するのが有利であるが、−化合物では正
孔の移動度が小さいのでかかる相補型トランジス
タで高速ICを構成することはできない。
本発明は、Siの相補型ICを大きく上回る高速性
を有する相補型ICを可能にする新規な半導体装
置を提供するものである。
を有する相補型ICを可能にする新規な半導体装
置を提供するものである。
本発明の半導体装置は、基板上に２種の半導体
層が連続して積層され、そのうち第１の半導体は
他の第２の半導体より電子親和力および電子親和
力とエネルギーギヤツプの和が共に小さく、これ
ら半導体層の上方に形成されたゲート電極の印加
電圧の極性により、第１の半導体層には正孔を蓄
積し、第２の半導体層には電子を蓄積して両極性
で動作可能とすることを特徴とするものである。
層が連続して積層され、そのうち第１の半導体は
他の第２の半導体より電子親和力および電子親和
力とエネルギーギヤツプの和が共に小さく、これ
ら半導体層の上方に形成されたゲート電極の印加
電圧の極性により、第１の半導体層には正孔を蓄
積し、第２の半導体層には電子を蓄積して両極性
で動作可能とすることを特徴とするものである。
以下具体的実施例によつて本発明の半導体装置
の動作および効果について説明する。第１の例は
本発明によつて両極性の電界効果型のトランジス
タを構成したもので、構造の一例が第１図に、ま
た第１図中Ａ−A′の線に沿う熱平衡状態におけ
るエネルギーバンド状態図が第２図に示されてい
る。ここで１１は高抵抗基板で例えば半絶縁性
InP基板、１２は高純度InPエピタキシヤル層、
１３は高純度Geエピタキシヤル層、１４はSiO2
等の絶縁膜、１５および１６はn++−InP領域、１
７および１８はP++−Ge領域で、１９，２０はソ
ースおよびドレイン電極である。２１はゲート電
極で、例えばAl膜が用いられる。Geの電子親和
力（真空準位と伝導帯下端のエネルギー差）は
InPより小さく、かつ電子親和力とエネルギーギ
ヤツプの和（真空準位と価電子帯上端のエネルギ
ー差）も小さいので、第２図に示すように（基板
１１は図示せず）、Ge層１３中に正孔が蓄積され
やすくなるとともに、Ge層１３と接するInP層１
２の界面に電子が蓄積されやすくなる。EC，EF，
EVはそれぞれ、伝導帯、フエルミレベル、価電
子帯を表わす。ここで第３図のようにゲート２１
に正電圧を印加すると、Ge層およびそれに接す
るInPの伝導帯が擬フエルミレベルEF′に対して
低下し電子が誘起されるが、接合においてはGe
の伝導帯はInPより0.3eV以上高くなるので、電
子は主としてGeとの界面のInP側に蓄積され、ｎ
−チヤンネル３１が形成される。一方第４図のよ
うに（基板１１は図示せず）、ゲートに負電圧を
印加すれば、Ge層１３の価電子帯が擬フエルミ
レベルEF″に対して上昇するので、正孔が蓄積さ
れ、ｐ−チヤンネル３２が形成される。
の動作および効果について説明する。第１の例は
本発明によつて両極性の電界効果型のトランジス
タを構成したもので、構造の一例が第１図に、ま
た第１図中Ａ−A′の線に沿う熱平衡状態におけ
るエネルギーバンド状態図が第２図に示されてい
る。ここで１１は高抵抗基板で例えば半絶縁性
InP基板、１２は高純度InPエピタキシヤル層、
１３は高純度Geエピタキシヤル層、１４はSiO2
等の絶縁膜、１５および１６はn++−InP領域、１
７および１８はP++−Ge領域で、１９，２０はソ
ースおよびドレイン電極である。２１はゲート電
極で、例えばAl膜が用いられる。Geの電子親和
力（真空準位と伝導帯下端のエネルギー差）は
InPより小さく、かつ電子親和力とエネルギーギ
ヤツプの和（真空準位と価電子帯上端のエネルギ
ー差）も小さいので、第２図に示すように（基板
１１は図示せず）、Ge層１３中に正孔が蓄積され
やすくなるとともに、Ge層１３と接するInP層１
２の界面に電子が蓄積されやすくなる。EC，EF，
EVはそれぞれ、伝導帯、フエルミレベル、価電
子帯を表わす。ここで第３図のようにゲート２１
に正電圧を印加すると、Ge層およびそれに接す
るInPの伝導帯が擬フエルミレベルEF′に対して
低下し電子が誘起されるが、接合においてはGe
の伝導帯はInPより0.3eV以上高くなるので、電
子は主としてGeとの界面のInP側に蓄積され、ｎ
−チヤンネル３１が形成される。一方第４図のよ
うに（基板１１は図示せず）、ゲートに負電圧を
印加すれば、Ge層１３の価電子帯が擬フエルミ
レベルEF″に対して上昇するので、正孔が蓄積さ
れ、ｐ−チヤンネル３２が形成される。
すなわち、本発明の最大の特徴は、電子親和力
および電子親和力とエネルギーギヤツプの和の大
きさの異る半導体層を相接して少なくとも２層設
け、一方にｎ−チヤンネルを、他方にｐ−チヤン
ネルを形成して両極性で動作する半導体装置を可
能にしたことである。本実施例では、ｎ−チヤン
ネルが形成される半導体に電子の移動度および飽
和速度の大きいInPを、ｐ−チヤンネルが形成さ
れる半導体に正孔の移動度の大きいGeを用いて
いるので、高速性の点で有利である。すなわち、
ｎ−チヤンネルを形成すべき半導体に電子の移動
度の大きい−族化合物半導体を、ｐ−チヤン
ネルを形成すべ半導体に正孔の移動度の大きい
Ge、Si等族半導体を用いることによつて、本
発明の効果を極めて大ならしめることができる。
本実施例においては、Ge層１３がゲート電極の
近いほうにあるので、単位ゲート電圧の変化当り
の誘起された電荷の変化量はｐ−チヤンネルのほ
うが大きい。しかしながら通常正孔のほうが移動
度が小さいので、Ge層１３の厚さを最適化すれ
ば、電流の変化量をｐおよびｎ−チヤンネルの両
者で等しくすることが可能である。ゲートに正電
圧を印加した場合に誘起される電子の電荷量は、
近似的に絶縁膜１４の容量とGe層１３の容量と
の直列容量に比例すると考えて良いので、絶縁膜
として一般的な数100ないし1000Åの厚さのSiO2
膜を選ぶと、実用的なGe層１３の厚さは数100Å
以下である。なおInPとGeの格子定数の差は比較
的大きいのでGe層の厚さは薄いほうが望ましい。
またGe層１３にｎ型にドーピングした場合には、
Ge層およびそれに接するInP層の伝導帯のエネル
ギーレベルが第２図に示した場合より低下するの
で、ｎ−チヤンネルを形成するしきい値電圧が小
さくなる。したがつてGe層のドーピングレベル
によつて、しきい値電圧を変化できる。なおInP
層１２のドーピングレベルによつてもしきい値電
圧の変化できることは通常のMOSFETと同様で
ある。
および電子親和力とエネルギーギヤツプの和の大
きさの異る半導体層を相接して少なくとも２層設
け、一方にｎ−チヤンネルを、他方にｐ−チヤン
ネルを形成して両極性で動作する半導体装置を可
能にしたことである。本実施例では、ｎ−チヤン
ネルが形成される半導体に電子の移動度および飽
和速度の大きいInPを、ｐ−チヤンネルが形成さ
れる半導体に正孔の移動度の大きいGeを用いて
いるので、高速性の点で有利である。すなわち、
ｎ−チヤンネルを形成すべき半導体に電子の移動
度の大きい−族化合物半導体を、ｐ−チヤン
ネルを形成すべ半導体に正孔の移動度の大きい
Ge、Si等族半導体を用いることによつて、本
発明の効果を極めて大ならしめることができる。
本実施例においては、Ge層１３がゲート電極の
近いほうにあるので、単位ゲート電圧の変化当り
の誘起された電荷の変化量はｐ−チヤンネルのほ
うが大きい。しかしながら通常正孔のほうが移動
度が小さいので、Ge層１３の厚さを最適化すれ
ば、電流の変化量をｐおよびｎ−チヤンネルの両
者で等しくすることが可能である。ゲートに正電
圧を印加した場合に誘起される電子の電荷量は、
近似的に絶縁膜１４の容量とGe層１３の容量と
の直列容量に比例すると考えて良いので、絶縁膜
として一般的な数100ないし1000Åの厚さのSiO2
膜を選ぶと、実用的なGe層１３の厚さは数100Å
以下である。なおInPとGeの格子定数の差は比較
的大きいのでGe層の厚さは薄いほうが望ましい。
またGe層１３にｎ型にドーピングした場合には、
Ge層およびそれに接するInP層の伝導帯のエネル
ギーレベルが第２図に示した場合より低下するの
で、ｎ−チヤンネルを形成するしきい値電圧が小
さくなる。したがつてGe層のドーピングレベル
によつて、しきい値電圧を変化できる。なおInP
層１２のドーピングレベルによつてもしきい値電
圧の変化できることは通常のMOSFETと同様で
ある。
以上述べた実施例では１２の半導体のInP、１
３の半導体にGeを用いた場合について説明した
が、両者の格子定数の差は比較的大きく、接合に
界面準位を形成する恐れがある。InPに代えて１
２の半導体に例えばIN0.2Ga0.8Asを用いれば格子
不整ははるかに小さくなる。なおこの場合基板１
１には半絶縁性GaAsを用いることができる。
３の半導体にGeを用いた場合について説明した
が、両者の格子定数の差は比較的大きく、接合に
界面準位を形成する恐れがある。InPに代えて１
２の半導体に例えばIN0.2Ga0.8Asを用いれば格子
不整ははるかに小さくなる。なおこの場合基板１
１には半絶縁性GaAsを用いることができる。
本発明の第２の実施例は第５図に示すように、
前記第１の例のGe層１３と絶縁膜１４との間に、
Geより電子親和力が小さく、かつ電子親和力と
エネルギーギヤツプの和の大きい半導体層５１を
設けたものである。該半導体層としては、例えば
高抵抗のGa0.7Al0.3As層が用いられる。かかる構
造によつて、Ge層１３の両端が半導体−半導体
のヘテロ接合となるので、絶縁膜と直接接する場
合に較べてより高速となる。なお本実施例のよう
にエネルギーギヤツプの大きい半導体層５１を用
いた場合には、絶縁膜１４とゲート電極２１で成
る絶縁ゲートに代えて半導体層５１上に直接金属
電極が形成されたシヨツトキ型のゲートも用いる
ことができる。またさらに高純度InPで成る半導
体層１２の基板側に同様に、InPより電子親和力
の小さい半導体層を設けて電子の閉じ込めをより
効果ならしめる構造も可能である。
前記第１の例のGe層１３と絶縁膜１４との間に、
Geより電子親和力が小さく、かつ電子親和力と
エネルギーギヤツプの和の大きい半導体層５１を
設けたものである。該半導体層としては、例えば
高抵抗のGa0.7Al0.3As層が用いられる。かかる構
造によつて、Ge層１３の両端が半導体−半導体
のヘテロ接合となるので、絶縁膜と直接接する場
合に較べてより高速となる。なお本実施例のよう
にエネルギーギヤツプの大きい半導体層５１を用
いた場合には、絶縁膜１４とゲート電極２１で成
る絶縁ゲートに代えて半導体層５１上に直接金属
電極が形成されたシヨツトキ型のゲートも用いる
ことができる。またさらに高純度InPで成る半導
体層１２の基板側に同様に、InPより電子親和力
の小さい半導体層を設けて電子の閉じ込めをより
効果ならしめる構造も可能である。
本発明の第３の例は、前記第１の実施例におけ
るInP層とGe層を入れ換えた構造のもので、熱平
衡状態のエネルギーバンド状態図の例が第６図で
ある。すなわち基板（図示せず）上に順次ｎ型高
純度Ge層６１、ｐ型InP層６２が成長され、６３
は絶縁膜、６４はゲート電極である。第６図から
容易に理解できるように、本例の場合においても
ゲート電圧の正負に応じて、InP側にｎ−チヤン
ネルが、Ge側にｐ−チヤンネルが形成され、両
極性動作が可能である。
るInP層とGe層を入れ換えた構造のもので、熱平
衡状態のエネルギーバンド状態図の例が第６図で
ある。すなわち基板（図示せず）上に順次ｎ型高
純度Ge層６１、ｐ型InP層６２が成長され、６３
は絶縁膜、６４はゲート電極である。第６図から
容易に理解できるように、本例の場合においても
ゲート電圧の正負に応じて、InP側にｎ−チヤン
ネルが、Ge側にｐ−チヤンネルが形成され、両
極性動作が可能である。
本発明の第４の実施例は相補型トランジスタで
インバータを構成したもので、構造の例を第７図
に示す。７１は半絶縁性InP基板、７２は高純度
InP層、７３は高純度Ge層、７４はSiO2等の絶縁
膜、７５はｐ−チヤンネルトランジスタのソース
電極、７６は同じくソース領域のp+−Ge層、７
７は同じくゲート電極、７８は同じくドレイン領
域のp+−Ge層、７９はｐ−チヤンネルおよびｎ
−チヤンネルトランジスタ共通のドレイン電極、
８０はｎ−チヤンネルトランジスタのドレイン領
域のn+−InP領域、８２は同じくゲート電極、８
４は同じくソース領域のn+−InP領域、８５は同
じくソース電極で、８１および８３は正孔電流を
阻止するためのもので、n+−Ge層が用いられる。
左右両トランジスタでゲート電極下の構造は同一
でかつ第１の実施例と同じであるが、左側のトラ
ンジスタでは正孔に対するオーム性電極のみを形
成してｐ−チヤンネル動作のみを行わせ、反対に
右側のトランジスタでは電子に対するオーム性電
極のみを形成してｎ−チヤンネル動作のみを行わ
せて相補型のインバータ回路を構成するものであ
る。すなわちゲート構造は同一のままで、選択イ
オン注入等によつてコンタクト領域の型を選択す
ることだけで相補型のトランジスタを形成でき
る。この時、前述した様に、ｐ−チヤンネルは正
孔の移動度の大きいGe層内に形成するので、高
速のｐ−チヤンネルトランジスタが可能となり、
インバータ回路自体の高速性も大きく向上するも
のである。
インバータを構成したもので、構造の例を第７図
に示す。７１は半絶縁性InP基板、７２は高純度
InP層、７３は高純度Ge層、７４はSiO2等の絶縁
膜、７５はｐ−チヤンネルトランジスタのソース
電極、７６は同じくソース領域のp+−Ge層、７
７は同じくゲート電極、７８は同じくドレイン領
域のp+−Ge層、７９はｐ−チヤンネルおよびｎ
−チヤンネルトランジスタ共通のドレイン電極、
８０はｎ−チヤンネルトランジスタのドレイン領
域のn+−InP領域、８２は同じくゲート電極、８
４は同じくソース領域のn+−InP領域、８５は同
じくソース電極で、８１および８３は正孔電流を
阻止するためのもので、n+−Ge層が用いられる。
左右両トランジスタでゲート電極下の構造は同一
でかつ第１の実施例と同じであるが、左側のトラ
ンジスタでは正孔に対するオーム性電極のみを形
成してｐ−チヤンネル動作のみを行わせ、反対に
右側のトランジスタでは電子に対するオーム性電
極のみを形成してｎ−チヤンネル動作のみを行わ
せて相補型のインバータ回路を構成するものであ
る。すなわちゲート構造は同一のままで、選択イ
オン注入等によつてコンタクト領域の型を選択す
ることだけで相補型のトランジスタを形成でき
る。この時、前述した様に、ｐ−チヤンネルは正
孔の移動度の大きいGe層内に形成するので、高
速のｐ−チヤンネルトランジスタが可能となり、
インバータ回路自体の高速性も大きく向上するも
のである。
なお以上の説明では本発明の効果を大ならしめ
るものとしてｐ−チヤンネルの形成される半導体
層にGeを、ｎ−チヤンネルの形成される半導体
層にInP等の−族化合物の半導体を用いた場
合について説明したが、当業者にとつて半導体の
組合せはこれに限らず、エネルギーバンドが同様
な状態になる組合せであれば良いことは明らかで
ある。例えばｐ−チヤンネルの半導体層に
GaAs、ｎ−チヤンネルの半導体層にInPを、あ
るいはｐ−チヤンネルの半導体層にGaAsSb、ｎ
−チヤンネルの半導体層にInGaAsを用いること
ができる。
るものとしてｐ−チヤンネルの形成される半導体
層にGeを、ｎ−チヤンネルの形成される半導体
層にInP等の−族化合物の半導体を用いた場
合について説明したが、当業者にとつて半導体の
組合せはこれに限らず、エネルギーバンドが同様
な状態になる組合せであれば良いことは明らかで
ある。例えばｐ−チヤンネルの半導体層に
GaAs、ｎ−チヤンネルの半導体層にInPを、あ
るいはｐ−チヤンネルの半導体層にGaAsSb、ｎ
−チヤンネルの半導体層にInGaAsを用いること
ができる。
以上述べた様に本発明の半導体装置は従来に無
い高速な両極性トランジスタを可能にするもので
あり超高速IC、情報処理装置等の性能の大幅な
向上をもたらし、極めて意義の大きいものであ
る。
い高速な両極性トランジスタを可能にするもので
あり超高速IC、情報処理装置等の性能の大幅な
向上をもたらし、極めて意義の大きいものであ
る。
第１図は本発明の第１の実施例である両極性の
電界効果型のトランジスタの構造の一例を示す断
面図であり、第２〜４図は第１図中Ａ−A′の線
に沿うエネルギーバンド状態図で、第２図は熱平
衡状態、第３図はゲートに正電圧を印加した場
合、第４図はゲートに負電圧を印加した場合であ
る。第５図および第６図は本発明の他の実施例の
場合の、第２図と同様な熱平衡状態におけるエネ
ルギーバンド状態図である。第７図は本発明によ
つて相互型のインバータを構成した時の構造の一
例を示す断面図である。 図において１１：高抵抗基板、１２：高純度
InPエピタキシヤル層、１３：高純度Geエピタキ
シヤル層、１４：絶縁膜、１５および１６：n++
−InP領域、１７および１８：p++−Ge領域、１
９：ソース電極、２０：ドレイン電極、２１：ゲ
ート電極、３１：ｎ−チヤンネル、３２：ｐ−チ
ヤンネル、５１：高抵抗Ga0.7Al0.3As層、６１：
ｎ型高純度Ge層、６２：ｐ型InP層、６３：絶縁
膜、６４：ゲート電極、７１：半絶縁性InP基
板、７２：高純度InP層、７３：高純度Ge層、７
４：絶縁膜、７５：ｐ−チヤンネルトランジスタ
のソース電極、７６および７８：p+−Ge層、７
７：ｐ−チヤンネルトランジスタのゲート電極、
７９：共通ドレイン電極、８０および８４：n+
−InP領域、８１および８３：n+−Ge層、８２：
ｎ−チヤンネルトランジスタのゲート電極、８
５：ｎ−チヤンネルトランジスタのソース電極。
EC：伝導帯、EV：価電子帯、EF：フエルミレベ
ル、EF′およびEF″：擬フエルミレベルを示す。
電界効果型のトランジスタの構造の一例を示す断
面図であり、第２〜４図は第１図中Ａ−A′の線
に沿うエネルギーバンド状態図で、第２図は熱平
衡状態、第３図はゲートに正電圧を印加した場
合、第４図はゲートに負電圧を印加した場合であ
る。第５図および第６図は本発明の他の実施例の
場合の、第２図と同様な熱平衡状態におけるエネ
ルギーバンド状態図である。第７図は本発明によ
つて相互型のインバータを構成した時の構造の一
例を示す断面図である。 図において１１：高抵抗基板、１２：高純度
InPエピタキシヤル層、１３：高純度Geエピタキ
シヤル層、１４：絶縁膜、１５および１６：n++
−InP領域、１７および１８：p++−Ge領域、１
９：ソース電極、２０：ドレイン電極、２１：ゲ
ート電極、３１：ｎ−チヤンネル、３２：ｐ−チ
ヤンネル、５１：高抵抗Ga0.7Al0.3As層、６１：
ｎ型高純度Ge層、６２：ｐ型InP層、６３：絶縁
膜、６４：ゲート電極、７１：半絶縁性InP基
板、７２：高純度InP層、７３：高純度Ge層、７
４：絶縁膜、７５：ｐ−チヤンネルトランジスタ
のソース電極、７６および７８：p+−Ge層、７
７：ｐ−チヤンネルトランジスタのゲート電極、
７９：共通ドレイン電極、８０および８４：n+
−InP領域、８１および８３：n+−Ge層、８２：
ｎ−チヤンネルトランジスタのゲート電極、８
５：ｎ−チヤンネルトランジスタのソース電極。
EC：伝導帯、EV：価電子帯、EF：フエルミレベ
ル、EF′およびEF″：擬フエルミレベルを示す。
Claims (1)
- 【特許請求の範囲】 １ 基板上に２種の半導体層が連続して積層さ
れ、そのうちの第１の半導体層は他の第２の半導
体層より電子親和力および電子親和力とエネルギ
ーギヤツプの和が共に小さく、これら半導体層の
上方に形成されたゲート電極の印加電圧の極性に
より、第１の半導体層には正孔を蓄積し、第２の
半導体層には電子を蓄積して両極性で動作可能な
ことを特徴とする半導体装置。 ２ 基板上に２種の半導体層が連続して積層さ
れ、そのうちの第１の半導体は他の第２の半導体
より電子親和力および電子親和力とエネルギーギ
ヤツプの和が共に小さく、これら半導体層の上方
に形成された第１のゲートと、その両側に形成さ
れた第１の半導体層への正孔に対する一対のオー
ム性電極で成るｐ−チヤンネル電界効果型トラン
ジスタと、同様に前記半導体層の上方に形成され
た第２のゲートと、その両側に形成された第２の
半導体層への電子に対する一対のオーム性電極で
成るｎ−チヤンネル電界効果型トランジスタと、
から成ることを特徴とする相補型の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071981A JPS58188165A (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
| US06/488,878 US4556895A (en) | 1982-04-28 | 1983-04-26 | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071981A JPS58188165A (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58188165A JPS58188165A (ja) | 1983-11-02 |
| JPH0554270B2 true JPH0554270B2 (ja) | 1993-08-12 |
Family
ID=13476143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071981A Granted JPS58188165A (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4556895A (ja) |
| JP (1) | JPS58188165A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710478A (en) * | 1985-05-20 | 1987-12-01 | United States Of America As Represented By The Secretary Of The Navy | Method for making germanium/gallium arsenide high mobility complementary logic transistors |
| US4757030A (en) * | 1985-06-20 | 1988-07-12 | Cornell Research Foundation, Inc. | Method of making group IV single crystal layers on group III-V substrates using solid phase epitaxial growth |
| JPS61295671A (ja) * | 1985-06-21 | 1986-12-26 | ハネウエル・インコ−ポレ−テツド | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
| JPH084138B2 (ja) * | 1986-05-23 | 1996-01-17 | 日本電気株式会社 | 半導体装置 |
| JPS63252478A (ja) * | 1987-04-09 | 1988-10-19 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト型半導体装置 |
| JPH07114184B2 (ja) * | 1987-07-27 | 1995-12-06 | 日本電信電話株式会社 | 薄膜形シリコン半導体装置およびその製造方法 |
| US5248630A (en) * | 1987-07-27 | 1993-09-28 | Nippon Telegraph And Telephone Corporation | Thin film silicon semiconductor device and process for producing thereof |
| FR2619250B1 (fr) * | 1987-08-05 | 1990-05-11 | Thomson Hybrides Microondes | Transistor hyperfrequence a double heterojonction |
| EP0323896B1 (en) * | 1988-01-07 | 1996-04-17 | Fujitsu Limited | Complementary semiconductor device |
| US5086321A (en) * | 1988-06-15 | 1992-02-04 | International Business Machines Corporation | Unpinned oxide-compound semiconductor structures and method of forming same |
| US4987095A (en) * | 1988-06-15 | 1991-01-22 | International Business Machines Corp. | Method of making unpinned oxide-compound semiconductor structures |
| US5770892A (en) * | 1989-01-18 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
| US5164800A (en) * | 1990-08-30 | 1992-11-17 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US5241214A (en) * | 1991-04-29 | 1993-08-31 | Massachusetts Institute Of Technology | Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| AU2685700A (en) * | 1999-02-24 | 2000-09-14 | Carlos J.R.P. Augusto | Misfet |
| US6563143B2 (en) * | 1999-07-29 | 2003-05-13 | Stmicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
| EP2078307B1 (en) * | 2006-11-02 | 2015-03-25 | Imec | Removal of impurities from semiconductor device layers |
| EP1936696A1 (en) * | 2006-12-22 | 2008-06-25 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | A field effect transistor device and methods of production thereof |
| EP1936697B1 (en) * | 2006-12-22 | 2016-03-09 | Imec | A field effect transistor device, and methods of production thereof |
| US8129714B2 (en) * | 2007-02-16 | 2012-03-06 | Idemitsu Kosan Co., Ltd. | Semiconductor, semiconductor device, complementary transistor circuit device |
| WO2008099863A1 (ja) * | 2007-02-16 | 2008-08-21 | Idemitsu Kosan Co., Ltd. | 半導体，半導体装置及び相補型トランジスタ回路装置 |
| US9064959B2 (en) * | 2013-03-13 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for forming a CMOS device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166071A (en) * | 1981-04-06 | 1982-10-13 | Matsushita Electric Ind Co Ltd | Semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE638316A (ja) * | 1962-10-15 | |||
| US3263095A (en) * | 1963-12-26 | 1966-07-26 | Ibm | Heterojunction surface channel transistors |
| US3708731A (en) * | 1970-02-24 | 1973-01-02 | Unisem Corp | Gallium arsenide integrated circuit |
| US4163237A (en) * | 1978-04-24 | 1979-07-31 | Bell Telephone Laboratories, Incorporated | High mobility multilayered heterojunction devices employing modulated doping |
| JPS55117281A (en) * | 1979-03-05 | 1980-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 3[5 group compound semiconductor hetero structure mosfet |
| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS5861675A (ja) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | 半導体装置 |
| JPS58102561A (ja) * | 1981-12-14 | 1983-06-18 | Nec Corp | 半導体装置 |
| JPS58130572A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
-
1982
- 1982-04-28 JP JP57071981A patent/JPS58188165A/ja active Granted
-
1983
- 1983-04-26 US US06/488,878 patent/US4556895A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166071A (en) * | 1981-04-06 | 1982-10-13 | Matsushita Electric Ind Co Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4556895A (en) | 1985-12-03 |
| JPS58188165A (ja) | 1983-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0554270B2 (ja) | ||
| KR19990062755A (ko) | 반도체 장치 | |
| JPH0766428A (ja) | 薄膜ｓｏｉ装置及びその製造方法 | |
| JPH027532A (ja) | 積層チャネル電界効果トランジスタ | |
| JP3530521B2 (ja) | 半導体装置 | |
| JPS62274783A (ja) | 半導体装置 | |
| JPH01186683A (ja) | 半導体装置 | |
| US6049097A (en) | Reliable HEMT with small parasitic resistance | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| US6246093B1 (en) | Hybrid surface/buried-channel MOSFET | |
| US4965645A (en) | Saturable charge FET | |
| JP2671790B2 (ja) | 微分負性抵抗トランジスタ | |
| JPH0695532B2 (ja) | 半導体装置 | |
| JPH0418763A (ja) | デュアルゲート型絶縁ゲートバイポーラトランジスタ | |
| JP2655594B2 (ja) | 集積型半導体装置 | |
| JPS62209866A (ja) | 半導体装置 | |
| JP2553673B2 (ja) | 電界効果トランジスタ | |
| JPH0369181B2 (ja) | ||
| JPS6196770A (ja) | 半導体装置 | |
| KR960015325B1 (ko) | 쌍극자 전위 장벽을 갖는 전계효과 트랜지스터 | |
| JP2530806B2 (ja) | 相補型論理構造 | |
| JP2870984B2 (ja) | 半導体装置 | |
| JPH0695531B2 (ja) | 電界効果型トランジスタ | |
| JP3245657B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH06209079A (ja) | セルフ・ド−プ相補性電界効果トランジスタ |