JPS5861675A - 半導体装置 - Google Patents
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- JPS5861675A JPS5861675A JP16019681A JP16019681A JPS5861675A JP S5861675 A JPS5861675 A JP S5861675A JP 16019681 A JP16019681 A JP 16019681A JP 16019681 A JP16019681 A JP 16019681A JP S5861675 A JPS5861675 A JP S5861675A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低油ａｔ力で高速動作の可能な電気素子及び
車積回路に関する。
車積回路に関する。
Ｂｉを半導体材料としたコンプリメンタリ蹴界効釆トラ
ンジスタ（ＦＥＴ）は、ｐ１チャンネルとｎｍチャンネ
ルのゲートによる動作が互に逆であることを利用し、は
とんどＩＬＩ／Ｌを流すことなく、信号を増巾でき、き
わめて低消費電力で論理動作が可能でおる。しかしなが
ら、この素子の動作速度は、ホール及びエレクトロンの
モビリティのどちらか低い方で決められる。Ｂｉで妹、
ホールのモビリティがｓ ４８０ ｘ” Ｖ−”ｗＢＪ
−”でこの直が速度を決める。又、電子のモビリティが
、Ｂｔよシ早く１次世代の超高速デバイスと考えられて
いるＧａＡｌではホールの七ビリティは３００副２ｖ−
１（５）−８で、Ｓｉよ１１−０ 本発明は、ホールモビリティが５１８００ｍ”Ｖ−’（
６）−息ときわめてよれたＱｅをホールを走らすチャン
ネルとし、さらにＧａＡＳ ＆ Ｇ ｅとで構成される
ダブルへテロ構造を持たせることで高いトランスコンダ
クタンスと、洩れ電流の低減化が可能な高速のコンプリ
メンタリデバイスを与えるものでらる。
ンジスタ（ＦＥＴ）は、ｐ１チャンネルとｎｍチャンネ
ルのゲートによる動作が互に逆であることを利用し、は
とんどＩＬＩ／Ｌを流すことなく、信号を増巾でき、き
わめて低消費電力で論理動作が可能でおる。しかしなが
ら、この素子の動作速度は、ホール及びエレクトロンの
モビリティのどちらか低い方で決められる。Ｂｉで妹、
ホールのモビリティがｓ ４８０ ｘ” Ｖ−”ｗＢＪ
−”でこの直が速度を決める。又、電子のモビリティが
、Ｂｔよシ早く１次世代の超高速デバイスと考えられて
いるＧａＡｌではホールの七ビリティは３００副２ｖ−
１（５）−８で、Ｓｉよ１１−０ 本発明は、ホールモビリティが５１８００ｍ”Ｖ−’（
６）−息ときわめてよれたＱｅをホールを走らすチャン
ネルとし、さらにＧａＡＳ ＆ Ｇ ｅとで構成される
ダブルへテロ構造を持たせることで高いトランスコンダ
クタンスと、洩れ電流の低減化が可能な高速のコンプリ
メンタリデバイスを与えるものでらる。
まず、ＧｅによるｐチャンネルＦＥＴについて説明する
。” ｓ１図％ｓ２図は半導体材料の積層構造を示す。
。” ｓ１図％ｓ２図は半導体材料の積層構造を示す。
第３図および第４図はＱｅとｂ ＧａＡ１１の各種へテ
ロ接合における伝導電子計６と１両電子帝７の位置の１
ｇｌ係を示すバンド構造図で６る。１は半絶縁性ＧａＡ
ｌ基板、２はｐ型Ｑｅ、３はｎ 盤ＧａＡｌ、４はｐＩ
ＱａＡ８．５はｐｅｒｍｉ単位、ｓ、９．１０゜１１．
１２．１３は、それぞれｎ −ＧａＡｓ ｅ ｐ −Ｇ
ｅｔ半絶ｔｉ＆ａ ＧａＡｓ 、 ｐ−ＧａＡｓ 、
ｐ −Ｇ ｅ ｓ半絶ａ龜ＧａＡｌ！のバンド構造に
おけるレベルを表゛わす。
ロ接合における伝導電子計６と１両電子帝７の位置の１
ｇｌ係を示すバンド構造図で６る。１は半絶縁性ＧａＡ
ｌ基板、２はｐ型Ｑｅ、３はｎ 盤ＧａＡｌ、４はｐＩ
ＱａＡ８．５はｐｅｒｍｉ単位、ｓ、９．１０゜１１．
１２．１３は、それぞれｎ −ＧａＡｓ ｅ ｐ −Ｇ
ｅｔ半絶ｔｉ＆ａ ＧａＡｓ 、 ｐ−ＧａＡｓ 、
ｐ −Ｇ ｅ ｓ半絶ａ龜ＧａＡｌ！のバンド構造に
おけるレベルを表゛わす。
Ｊ１図のへテロａ１＆構造におけるバンド構造が第３．
ｇ、＄２図のそれが第４図である。
ｇ、＄２図のそれが第４図である。
第３図では、ｎ −ａａＡｓ ＊ ｐ−Ｇｅ境界層で電
子のトラップ領域が、第４図では、Ｐ −ＧａＡＳ ｅ
ｐ−Ｇｅ境界層で、ホールのトラップ領域が生じてい
るが、ヘテロ接合面に垂直方向には、バリアとなるが、
平行方向には、トラップとならず、ｒｒＪ内方向に自由
に運動ができる。
子のトラップ領域が、第４図では、Ｐ −ＧａＡＳ ｅ
ｐ−Ｇｅ境界層で、ホールのトラップ領域が生じてい
るが、ヘテロ接合面に垂直方向には、バリアとなるが、
平行方向には、トラップとならず、ｒｒＪ内方向に自由
に運動ができる。
第３図では、ホールは、８と１０で構成されるポテンシ
ャルの箱の内で、第４図では、１１と１３との閣のポテ
ンシャルの箱でとじこめられる。
ャルの箱の内で、第４図では、１１と１３との閣のポテ
ンシャルの箱でとじこめられる。
第５ＩｉＡに本発明の素子の等価回路図を示す。
１４はｎチャンネルＦＥＴ、１５はｐチャンネルＦＥＴ
である。
である。
実施例で、本素子の構造と動作を説明する。
実施例１
第６図に示す様に、半絶縁性ｅａＡｓ基板１上にｐｆｆ
ｉ領域１４とｍ ｎａ！領域１５を周知のイオン打よ＃
）％ｐ型Ｇｅ″の１ｊ＃請晶層２を厚さ０．２μｍ成長
さ亡る。次いで単−１層の１４に対応する領域以外の置
載をエツチングにより除去し、ｎ−ＧａＡ３層１５と、
基板１を露出させる。ｐａａｅ層２の一部にｎａ領域１
６をＰの拡散によって設ける０次いで、Ｇａａｓに対す
るオーミック４４１８．１９を形成する。二価材料は、
ＡＵ−Ｇｅ＝Ｎｉとし。
ｉ領域１４とｍ ｎａ！領域１５を周知のイオン打よ＃
）％ｐ型Ｇｅ″の１ｊ＃請晶層２を厚さ０．２μｍ成長
さ亡る。次いで単−１層の１４に対応する領域以外の置
載をエツチングにより除去し、ｎ−ＧａＡ３層１５と、
基板１を露出させる。ｐａａｅ層２の一部にｎａ領域１
６をＰの拡散によって設ける０次いで、Ｇａａｓに対す
るオーミック４４１８．１９を形成する。二価材料は、
ＡＵ−Ｇｅ＝Ｎｉとし。
４００Ｃで合金化する。ｐ型ｆｌ’ＥＴのゲート４極１
７は、Ａｇ−Ｐｂで形成する。さらに、＋ｎ盟ＦＥＴｏ
ゲートｌｊｔ＆と、ｐａＦＥＴｏオーＺッｌ’４４２０
．２１ｔ−Ｃｒ、Ｔｉ、Ａｕを形成する。
７は、Ａｇ−Ｐｂで形成する。さらに、＋ｎ盟ＦＥＴｏ
ゲートｌｊｔ＆と、ｐａＦＥＴｏオーＺッｌ’４４２０
．２１ｔ−Ｃｒ、Ｔｉ、Ａｕを形成する。
さらに層閾絶−＃等を介して、第５図に４ｉ１１１ｉ回
路を示ｒ如く配線する。この素子では、ｐ戯Ｆ Ｅ Ｔ
ハ、 ｐ−ｎｌｋ合ゲートとなっている。
路を示ｒ如く配線する。この素子では、ｐ戯Ｆ Ｅ Ｔ
ハ、 ｐ−ｎｌｋ合ゲートとなっている。
動作は、ノーマリ・オフナなゎらゲートに信号が入らな
い場合、４流が流れない素子の場合について説明する。
い場合、４流が流れない素子の場合について説明する。
ゲート１７に正のパルスを入れる。この信号によル、ｎ
！！１ＦＥＴ４０は導通状態となるが、ｐ杢ＦＥ’ｒ４
１は、導通せず、電源と接地間は電流が流れず、信号出
力のみが４２に現れる。
！！１ＦＥＴ４０は導通状態となるが、ｐ杢ＦＥ’ｒ４
１は、導通せず、電源と接地間は電流が流れず、信号出
力のみが４２に現れる。
負パルスの場合も同様に信号出力のみが４２に現れる。
したがって、傷めて低消費電力な、論理素子が得られた
。
。
実施例２
、＠７図を用いて実施例２を説明する。半絶縁性Ｇ ａ
Ａ １１基板１に、イオン打込によシｐｇの領域１４
を作る。次いで１分子線エピタキシャル法を用いてｐ型
Ｑｅの単結晶ノーを０．・２μｍの厚さに結晶成長しｓ
ｐＭＧａｈｓの領域に重なる部分２３のみを残してＧ
ｅを除去する。次いで、分子線エピタキシャル法（ＭＢ
Ｅ法）を用いて、ｆｌ＆Ｇｊ１人８２２を０．２μｍ結
晶成長する。ＭＢＥ法の場合は。
Ａ １１基板１に、イオン打込によシｐｇの領域１４
を作る。次いで１分子線エピタキシャル法を用いてｐ型
Ｑｅの単結晶ノーを０．・２μｍの厚さに結晶成長しｓ
ｐＭＧａｈｓの領域に重なる部分２３のみを残してＧ
ｅを除去する。次いで、分子線エピタキシャル法（ＭＢ
Ｅ法）を用いて、ｆｌ＆Ｇｊ１人８２２を０．２μｍ結
晶成長する。ＭＢＥ法の場合は。
段差があっても、均一にＩｓ、畏される。さらにＢｉイ
オン打込により Ｈ＋の領域２４を作った＾オーずツク
電極１８，１９．２０．２１を形成する。
オン打込により Ｈ＋の領域２４を作った＾オーずツク
電極１８，１９．２０．２１を形成する。
オーミック電極の材料には人ｕ −Ｑｅ−Ｎ１ｆ１−金
を用いる。次いでゲート部分のｎ−ＧａＡｌ層を５００
人エツチングして、厚さ１５００Ａにする。
を用いる。次いでゲート部分のｎ−ＧａＡｌ層を５００
人エツチングして、厚さ１５００Ａにする。
Ｃｒ、’ｌ’ｉ、人Ｕを蒸着してゲート電極１７をそれ
ぞれのＦＥＴに形成する。更に層間絶縁層を用いて７ｓ
５図に等価回路を示す様に配線し、半導体装置が完成す
る。
ぞれのＦＥＴに形成する。更に層間絶縁層を用いて７ｓ
５図に等価回路を示す様に配線し、半導体装置が完成す
る。
Ｇｅ層に対するかわシにｎ−ＧａＡ３にショットキ・ゲ
ートを設け、ヘテロ接合による０、７ｖのポテンシャル
バリアと、Ｏ，ＳＶのショットキ・バリアを合わせ、十
分な耐圧を持つＦＥＴを作っている。
ートを設け、ヘテロ接合による０、７ｖのポテンシャル
バリアと、Ｏ，ＳＶのショットキ・バリアを合わせ、十
分な耐圧を持つＦＥＴを作っている。
動作原理は、実施例１と同じである。
実施列３
第８図は、半絶縁性ＱａＡ８基板１にｐｍ領域１４及び
ｎｇ領域１５をそれぞれ周知のイオン打込法で作製後、
ｐ杢（）ｅ層をＭＢＥ法で厚さ０．１μｍ結晶成長する
。ｐ！ＧａＡｓ領域１４に対応する領域上のみ１）−Ｇ
ｅが残るようにエツチングし領域２をつくる。さらに＃
亀体薄ＩＫを、全面コートし、さらに、エツチングして
ｐ型ＦＥＴのゲート部分３４のみ残す。ｎ型ＦＥＴのオ
ーミック電極１８．１９としてｈｕ−ａｅ−Ｎｉｘ極を
形成後、１１１１ＦＥＴ（７）ゲート１７と、３４上ｏ
ｐｍＦＥＴのゲート１７及び、オーミック＃Ｌ諷２０゜
２１を、同４Ｉ蒸着で形成する。電極材料は、Ｑｒ。
ｎｇ領域１５をそれぞれ周知のイオン打込法で作製後、
ｐ杢（）ｅ層をＭＢＥ法で厚さ０．１μｍ結晶成長する
。ｐ！ＧａＡｓ領域１４に対応する領域上のみ１）−Ｇ
ｅが残るようにエツチングし領域２をつくる。さらに＃
亀体薄ＩＫを、全面コートし、さらに、エツチングして
ｐ型ＦＥＴのゲート部分３４のみ残す。ｎ型ＦＥＴのオ
ーミック電極１８．１９としてｈｕ−ａｅ−Ｎｉｘ極を
形成後、１１１１ＦＥＴ（７）ゲート１７と、３４上ｏ
ｐｍＦＥＴのゲート１７及び、オーミック＃Ｌ諷２０゜
２１を、同４Ｉ蒸着で形成する。電極材料は、Ｑｒ。
Ｍｏ１人Ｕ人それぞれ３００人、３００人、 ５０００
人蒸着する。以下のプロセスは、実施例１と同じである
。
人蒸着する。以下のプロセスは、実施例１と同じである
。
実施例４
ゲート底圧に対する＠ＩＩ！の切れを嵐くするために、
第９図に示す如（ｐ−−ＧＪＩ＠、ｙ ｌ’ｈＬｏ、ｓ
人＄バックァ層２６を持つ素子を作製した。第９図にお
いて、ｌは半絶縁性ＧａＡｌ１基板％ ｐ−ＧａＡｔＡ
Ｓ層２６は、ｐ＝ ２ Ｘ １０−”１ｍ／国１のｌｌ
Ｉ度で６るＧａｏ、ｙ ｋｌｏ、ｓ ＡＢ層（厚さ０．
５ ａ ｍ） ＊半導体層２はｐａａｅ膚、半導体層２
７はｌ ｎＪｉＧａＡｓ層で、各半導体ノ壷２６．２．
２７は、いずれもＭｊ３Ｅ法で作製した。後の工程は、
実施例２の場合とまったく同じである。
第９図に示す如（ｐ−−ＧＪＩ＠、ｙ ｌ’ｈＬｏ、ｓ
人＄バックァ層２６を持つ素子を作製した。第９図にお
いて、ｌは半絶縁性ＧａＡｌ１基板％ ｐ−ＧａＡｔＡ
Ｓ層２６は、ｐ＝ ２ Ｘ １０−”１ｍ／国１のｌｌ
Ｉ度で６るＧａｏ、ｙ ｋｌｏ、ｓ ＡＢ層（厚さ０．
５ ａ ｍ） ＊半導体層２はｐａａｅ膚、半導体層２
７はｌ ｎＪｉＧａＡｓ層で、各半導体ノ壷２６．２．
２７は、いずれもＭｊ３Ｅ法で作製した。後の工程は、
実施例２の場合とまったく同じである。
実施列５
半絶縁性３２１ 人８基板に、リセス構造をもたせ。
ｐ盤Ｇｅを埋めこむことで、平面構造を待つ素子を作表
した。プロセスを第１０図〜比１３１に示す。
した。プロセスを第１０図〜比１３１に示す。
４１０図ｖ２、パターニングしたＳ １Ｏ，層２８−を
マスクとして％Ｇａ Ａ ’基板１をエツチングしたと
ζろを示す。エッチャントは、シん戚、過酸化水素水、
エチレングリコールの１ 二１ ：３溶積比の混合者を
用い、２０Ｃで、１５秒エツチングし九。
マスクとして％Ｇａ Ａ ’基板１をエツチングしたと
ζろを示す。エッチャントは、シん戚、過酸化水素水、
エチレングリコールの１ 二１ ：３溶積比の混合者を
用い、２０Ｃで、１５秒エツチングし九。
次いで、ＭＢＥ法により、ｐａａｅ＊結晶層２を１５０
０人成長する。なお８ｉ０！層２８上のＱｅ層２９ｄ、
多結晶でらる。フォトレジスト３０でカバーし死後、イ
オンシリ／法で、Ｇｅの多結晶層２９、およびｎＪＦＥ
Ｔ形成部ａ＋ｏｓｉｏ、層を除去するえ次いでＭＢＥ法
でｈ ｎＪＧａＡｓ単結晶層３２を形成する。ｓｉｏ、
層上のＧａＡＳ層８３は、多結晶となシ、高比抵抗であ
るため、除去することなく、絶縁層の代りとなし得る。
０人成長する。なお８ｉ０！層２８上のＱｅ層２９ｄ、
多結晶でらる。フォトレジスト３０でカバーし死後、イ
オンシリ／法で、Ｇｅの多結晶層２９、およびｎＪＦＥ
Ｔ形成部ａ＋ｏｓｉｏ、層を除去するえ次いでＭＢＥ法
でｈ ｎＪＧａＡｓ単結晶層３２を形成する。ｓｉｏ、
層上のＧａＡＳ層８３は、多結晶となシ、高比抵抗であ
るため、除去することなく、絶縁層の代りとなし得る。
後の配線は実施列２で示したプロセスに１夛、半導体装
置を完成する。
置を完成する。
実施例６
絶縁ゲートを持つｎ屋ＦＥＴとＰ型ＦＥ’Ｉ’による楽
積化回路（ＩＣ）を作製した。
積化回路（ＩＣ）を作製した。
第１４図に、その−率、立のｉ＃′ｒ面図を示す。
半絶縁性ＧａＡｌ１基板１にイオン打込法によシ。
ｎｆｉ領域１５を作製する。次いで、ＭＢＥ法で、ｐｇ
ａｅ層２を結晶成長する。誘亀体薄１Ｉ４３４を４０Ｏ
Ａ形成後、バターニングしてゲート部を残する。次いで
ｎｆｉＦＥＴ３６のオーミック成極１８．１９を形成す
る。人ｕ−Ｇｅ−Ｎｉを３Ｉ３０Ｃで合金化した後、
ｐｆｉＦＥＴ３７のオーミック電４２０．２１と、ゲー
ト電極３５．１７を同時蒸着する。
ａｅ層２を結晶成長する。誘亀体薄１Ｉ４３４を４０Ｏ
Ａ形成後、バターニングしてゲート部を残する。次いで
ｎｆｉＦＥＴ３６のオーミック成極１８．１９を形成す
る。人ｕ−Ｇｅ−Ｎｉを３Ｉ３０Ｃで合金化した後、
ｐｆｉＦＥＴ３７のオーミック電４２０．２１と、ゲー
ト電極３５．１７を同時蒸着する。
こうした各単位を第５図の等価回路の即く配線を行う。
第１図、４２図は材料の積層を示すｉｍ、！３図、Ｍ４
図は各々ｓ１図、第２ＩＡに対応したバンド構造図、第
５図は本発明の代表例の等価回路図、譲６図〜第１４図
は本発明の半導体装置の断面図で６る。 １・・・半絶縁性ＧａＡｌ 、 ２・・・Ｉ）戚Ｇｅ膚
、１７・・・ゲ−）＠極、１８．２１・・・ソース電極
、１９．２０拓 １ 図 ￥Ｊ Ｚ 団 １３図 藁 ４ 図 Ｖｉ、５図 男 ７ 図 第 ′８ 凪 宴ゾ図 ￥：ＪＩＯ図 ￥ｌ １１ 旧 第 １２ 図 篤１４図 ６ ／”−ゝ―
図は各々ｓ１図、第２ＩＡに対応したバンド構造図、第
５図は本発明の代表例の等価回路図、譲６図〜第１４図
は本発明の半導体装置の断面図で６る。 １・・・半絶縁性ＧａＡｌ 、 ２・・・Ｉ）戚Ｇｅ膚
、１７・・・ゲ−）＠極、１８．２１・・・ソース電極
、１９．２０拓 １ 図 ￥Ｊ Ｚ 団 １３図 藁 ４ 図 Ｖｉ、５図 男 ７ 図 第 ′８ 凪 宴ゾ図 ￥：ＪＩＯ図 ￥ｌ １１ 旧 第 １２ 図 篤１４図 ６ ／”−ゝ―
Claims (1)
- ＧａＡ１層内に形成され九ｎｆｉチャネルの第１の電界
効果トランジスタ部とＱａ層内に形成されたｐ戯チャン
ネルのｓ２の電界効果トランジスタ部とを少なくとも有
し且これらが同一半導体基板に形成されて成ることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019681A JPS5861675A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019681A JPS5861675A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861675A true JPS5861675A (ja) | 1983-04-12 |
Family
ID=15709882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16019681A Pending JPS5861675A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861675A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| FR2566185A1 (fr) * | 1984-06-15 | 1985-12-20 | American Telephone & Telegraph | Structure logique complementaire |
| JPH01124266A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| JPH01124267A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
-
1981
- 1981-10-09 JP JP16019681A patent/JPS5861675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| FR2566185A1 (fr) * | 1984-06-15 | 1985-12-20 | American Telephone & Telegraph | Structure logique complementaire |
| JPH01124266A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| JPH01124267A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
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