JPS5935187B2 - 電力用高耐圧電界効果トランジスタ - Google Patents
電力用高耐圧電界効果トランジスタInfo
- Publication number
- JPS5935187B2 JPS5935187B2 JP15241176A JP15241176A JPS5935187B2 JP S5935187 B2 JPS5935187 B2 JP S5935187B2 JP 15241176 A JP15241176 A JP 15241176A JP 15241176 A JP15241176 A JP 15241176A JP S5935187 B2 JPS5935187 B2 JP S5935187B2
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- JP
- Japan
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- field effect
- effect transistor
- semiconductor
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合ゲート型電界効果トランジスタに関し、特
に高周波電力用電界効果トランジスタに関する。
に高周波電力用電界効果トランジスタに関する。
接合ゲート型、特にショットキー障壁型電界効果トラン
ジスタ（以後ＳＢＦＥＴと記す）は高周波電力用素子と
して着目されている。
ジスタ（以後ＳＢＦＥＴと記す）は高周波電力用素子と
して着目されている。
ＦＥＴから大きな電力を取出す方法としてはＦＥＴを大
電流で動作させる方法と、ＦＥＴを高電圧で動作させる
方法とが存在し、前者はＦＥＴが厚い半導体動作層か或
いは長いゲート幅を有することを必要とし、後者は高い
ソース、ドレイン間耐圧（以後ＶＤＳＢと記す）を有す
ることを必要とする。第１図は従来の電力用ＦＥＴの一
例の断面図で原理的には低雑音ＳＢＦＥＴを多数個並列
に配列したものであり、等価的には長いゲート幅を有す
るＦＥＴである。第１図の１はソース電極、２はドレイ
ン電極、３はゲート電極、４は動作層、５は低不純物濃
度半導体バッファ層、６は半絶縁性半導体基板をあられ
す。この構造のＦＥＴは低雑音ＳＢＦＥＴの並列個数を
増やせば等価的に全ゲート幅を増やすことになり、それ
に比例した出力電力を得ることができるが、全ゲート幅
を増やすことは歩留りがさがり、素子サイズが大きくな
る等素子製作土の観点からおよび、素子インピーダンス
がさがり、整合がとりにくくなるという特性上の観点か
ら限界がある。このことから、同じゲート幅でより多い
出力電力が得られるところの高いＶＤＳＢを有するＦＥ
Ｔ実現への要望は強い。ｃのＶＤＳＢを高める目的でソ
ース・ドルイン電極下に高不純物濃度半導体層（以後低
抵抗層からなるソース領域、ドレイン領域と記す）を選
択的に形成することが行われているが、ＶＤＳＢは必ず
しも高く′よつていない、この理由は該低抵抗ソース、
ドレイン層の裾がバッファ層の領域にはみだすように接
触しているため該バッファ層中を電流が流れＦＥＴが破
壊してしまうからである。第２図にこの構造を有するＳ
ＢＦＥＴの断面図を示す。
電流で動作させる方法と、ＦＥＴを高電圧で動作させる
方法とが存在し、前者はＦＥＴが厚い半導体動作層か或
いは長いゲート幅を有することを必要とし、後者は高い
ソース、ドレイン間耐圧（以後ＶＤＳＢと記す）を有す
ることを必要とする。第１図は従来の電力用ＦＥＴの一
例の断面図で原理的には低雑音ＳＢＦＥＴを多数個並列
に配列したものであり、等価的には長いゲート幅を有す
るＦＥＴである。第１図の１はソース電極、２はドレイ
ン電極、３はゲート電極、４は動作層、５は低不純物濃
度半導体バッファ層、６は半絶縁性半導体基板をあられ
す。この構造のＦＥＴは低雑音ＳＢＦＥＴの並列個数を
増やせば等価的に全ゲート幅を増やすことになり、それ
に比例した出力電力を得ることができるが、全ゲート幅
を増やすことは歩留りがさがり、素子サイズが大きくな
る等素子製作土の観点からおよび、素子インピーダンス
がさがり、整合がとりにくくなるという特性上の観点か
ら限界がある。このことから、同じゲート幅でより多い
出力電力が得られるところの高いＶＤＳＢを有するＦＥ
Ｔ実現への要望は強い。ｃのＶＤＳＢを高める目的でソ
ース・ドルイン電極下に高不純物濃度半導体層（以後低
抵抗層からなるソース領域、ドレイン領域と記す）を選
択的に形成することが行われているが、ＶＤＳＢは必ず
しも高く′よつていない、この理由は該低抵抗ソース、
ドレイン層の裾がバッファ層の領域にはみだすように接
触しているため該バッファ層中を電流が流れＦＥＴが破
壊してしまうからである。第２図にこの構造を有するＳ
ＢＦＥＴの断面図を示す。
第２図において１１はソース電極、１２はドレイン電極
、１３はゲート電極、１４は動作層、１５はバッファ層
、１６は半絶縁性基板、ＩＴは低抵抗層からなるソース
領域、１８は低抵抗層からなるドレイン領域をあられす
。本発明の目的は前記従来の欠点を除去した高いＶＤＳ
Ｂを有する電力用電界効果トランジスタを提供すること
にある。
、１３はゲート電極、１４は動作層、１５はバッファ層
、１６は半絶縁性基板、ＩＴは低抵抗層からなるソース
領域、１８は低抵抗層からなるドレイン領域をあられす
。本発明の目的は前記従来の欠点を除去した高いＶＤＳ
Ｂを有する電力用電界効果トランジスタを提供すること
にある。
本発明によれば半絶縁性基板上にエピタキシャル成長せ
しめた低不純物濃度半導体バッファ層と半導体動作層が
設けられてなり前記半導体動作層の一部に低抵抗からな
るソース領域、ドレイン領域とが設けられかつ該低抵抗
層からなるソース、ドレイン層上にオーム性金属電極が
設けられた接合ゲート型電界効果トランジスタにおいて
、前記低抵抗層からなるソース領域およびドレイン領域
と前記低不純物濃度半導体バツフア層との間に半絶縁性
半導体結晶層を設けたことを特徴とする電力用電界効果
トランジスタが侍られる。
しめた低不純物濃度半導体バッファ層と半導体動作層が
設けられてなり前記半導体動作層の一部に低抵抗からな
るソース領域、ドレイン領域とが設けられかつ該低抵抗
層からなるソース、ドレイン層上にオーム性金属電極が
設けられた接合ゲート型電界効果トランジスタにおいて
、前記低抵抗層からなるソース領域およびドレイン領域
と前記低不純物濃度半導体バツフア層との間に半絶縁性
半導体結晶層を設けたことを特徴とする電力用電界効果
トランジスタが侍られる。
前記本発明による電力用ＦＥＴはＦＥＴの破壊原因とな
つていた。
つていた。
バツフア層への電流の流れ込みがなくなり、ＤＳＢの著
しい向上が得られ、出力電力の大幅な増加が実現される
。以下本発明の一実施例を第３図を用いて説明する。
しい向上が得られ、出力電力の大幅な増加が実現される
。以下本発明の一実施例を第３図を用いて説明する。
第３図は本発明の一実施例を示す断面図である。半絶縁
性基板２６上にバツフア層２５、動作層２４をエピタキ
シヤル成長させて設け、選択エツチングしたＡｌ蒸着膜
をマスクにしてＳｉイオン打込みを行い、Ａｌマスク除
去後、熱処理を施して、低抵抗ソース層および低抵抗ド
レイン層２７，２８を形成する。この際後のプロセスの
都合土、Ｓｉイオンドーズ量をあらかじめ多く見込んで
打込みを行う。再びＡ！金属を蒸着、選択エツチングを
行い該Ａｌ金属膜をマスタにしてプロトン照射を行い半
絶縁性半導体結晶層２９を形成し、低温で熱処理を行う
。ここでプロトン照射をうけた動作層および低抵抗ソー
ス、ドレイン層の表面近傍の電気的特性の劣化が問題に
なるが、低温での熱処理により、プロトン照射による結
晶格子欠陥は結晶表面から回復することおよび該低抵抗
ソース、ドレイン層には、プロトン照射による結晶の電
気的特性劣化を見込んで、あらかじめ多めにＳｉイオン
を打込んであることから、プロトン照射による結晶の劣
化のＦＥＴ特性への影響は無視できる。次にプロトン照
射のマスクに使用したＡｌ膜の一部を残すようにエツチ
ングを行い、ゲート電極２３を形成する。更にフオトレ
ジストをマスクにしてリフトオフ法によりソース電極２
１、ドレイン電極２２を形成する。第３図に示した構造
のＦＥＴで、例えばソースゲート間隔１μｍ１ドレイン
・ゲート間隔３μｍ１ゲート長１μｍ１全ゲート幅５０
００μｍの素子寸法を有し、不純物濃度１Ｘ１０１４／
〜のｎ型ＧａＡｓ半導体をバツフア層に、更に不純物濃
度１×１０１８／ｄの低抵抗ソース、ドレイン層をもつ
厚さ０．２５μｍ１不純物濃度１×１０１７／ＣＴｌ！
のｎ型ＧａＡｓ半導体を動作層に設けた場合、ＶＤＳＢ
がゲート零バイアス時で１２Ｖから２０Ｖに、ピンチオ
フ時で２２Ｖから３５Ｖに増加した。
性基板２６上にバツフア層２５、動作層２４をエピタキ
シヤル成長させて設け、選択エツチングしたＡｌ蒸着膜
をマスクにしてＳｉイオン打込みを行い、Ａｌマスク除
去後、熱処理を施して、低抵抗ソース層および低抵抗ド
レイン層２７，２８を形成する。この際後のプロセスの
都合土、Ｓｉイオンドーズ量をあらかじめ多く見込んで
打込みを行う。再びＡ！金属を蒸着、選択エツチングを
行い該Ａｌ金属膜をマスタにしてプロトン照射を行い半
絶縁性半導体結晶層２９を形成し、低温で熱処理を行う
。ここでプロトン照射をうけた動作層および低抵抗ソー
ス、ドレイン層の表面近傍の電気的特性の劣化が問題に
なるが、低温での熱処理により、プロトン照射による結
晶格子欠陥は結晶表面から回復することおよび該低抵抗
ソース、ドレイン層には、プロトン照射による結晶の電
気的特性劣化を見込んで、あらかじめ多めにＳｉイオン
を打込んであることから、プロトン照射による結晶の劣
化のＦＥＴ特性への影響は無視できる。次にプロトン照
射のマスクに使用したＡｌ膜の一部を残すようにエツチ
ングを行い、ゲート電極２３を形成する。更にフオトレ
ジストをマスクにしてリフトオフ法によりソース電極２
１、ドレイン電極２２を形成する。第３図に示した構造
のＦＥＴで、例えばソースゲート間隔１μｍ１ドレイン
・ゲート間隔３μｍ１ゲート長１μｍ１全ゲート幅５０
００μｍの素子寸法を有し、不純物濃度１Ｘ１０１４／
〜のｎ型ＧａＡｓ半導体をバツフア層に、更に不純物濃
度１×１０１８／ｄの低抵抗ソース、ドレイン層をもつ
厚さ０．２５μｍ１不純物濃度１×１０１７／ＣＴｌ！
のｎ型ＧａＡｓ半導体を動作層に設けた場合、ＶＤＳＢ
がゲート零バイアス時で１２Ｖから２０Ｖに、ピンチオ
フ時で２２Ｖから３５Ｖに増加した。
第１図は従来の電力用ＳＢＦＥＴの断面図で１はソース
電極、２はドレイン電極、３はゲート電極、４は動作層
、５はバツフア層、６は半絶縁性基板をあられす。
電極、２はドレイン電極、３はゲート電極、４は動作層
、５はバツフア層、６は半絶縁性基板をあられす。
Claims (1)
- １ 半絶縁性半導体基板上にエピタキシャル成長せしめ
た低不純物濃度半導体バッファ層と半導体動作層が設け
られてない、前記半導体動作層の一部に低抵抗層からな
るソース領域と、ドレイン領域が設けられ、かつ該低抵
抗層よりなるソース、およびドレイン領域の表面上にオ
ーム性金属電極が設けられた接合ゲート型電界効果トラ
ンジスタにおいて、前記低抵抗層からなるソース領域お
よびドレイン領域と前記低不純物濃度半導体バッファ層
との間に半絶縁性半導体結晶層を設けたことを特徴とす
る電力用高耐圧電界トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15241176A JPS5935187B2 (ja) | 1976-12-17 | 1976-12-17 | 電力用高耐圧電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15241176A JPS5935187B2 (ja) | 1976-12-17 | 1976-12-17 | 電力用高耐圧電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5376676A JPS5376676A (en) | 1978-07-07 |
| JPS5935187B2 true JPS5935187B2 (ja) | 1984-08-27 |
Family
ID=15539917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15241176A Expired JPS5935187B2 (ja) | 1976-12-17 | 1976-12-17 | 電力用高耐圧電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935187B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185695U (ja) * | 1985-05-13 | 1986-11-19 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550013B2 (ja) * | 1984-10-24 | 1996-10-30 | 株式会社日立製作所 | 電界効果トランジスタ |
| DE3578271D1 (de) * | 1984-11-02 | 1990-07-19 | Toshiba Kawasaki Kk | Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer. |
| JPH0824132B2 (ja) * | 1985-10-18 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタの製造方法 |
| JPH07123128B2 (ja) * | 1986-03-07 | 1995-12-25 | 株式会社東芝 | 電界効果型半導体装置及びその製造方法 |
| JP2551203B2 (ja) * | 1990-06-05 | 1996-11-06 | 三菱電機株式会社 | 半導体装置 |
-
1976
- 1976-12-17 JP JP15241176A patent/JPS5935187B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185695U (ja) * | 1985-05-13 | 1986-11-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5376676A (en) | 1978-07-07 |
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