JPS592385B2 - メサ型非活性Ｖゲ−トＧａＡｓ電界効果トランジスタとその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、一般的には、シヨツトキ・ゲート電界効果ト
ランジスタとその製造方法、特に、非活性化、電気的接
触特性および高周波性能を改良したメサ型非活性化Ｖゲ
ート電界効果トランジスタにか＼わる。

近年、或る型式の電界効果トランジスタ （ＥＥＴ）、特に、シヨツトキ・ゲートＧａＡｓ電界効
果トランジスタの電気的特性、信頼性および高周波性能
の改善には多大の努力が成されて来た。

実際、シヨツトキ・ゲート、ＧａＡｓ電界効果トランジ
スタは、高価なパラメトロン増幅器、進行波管および類
似のシリコン装置の代りに使用されて来ている。最近の
電界効果トランジスタは電気的性能、寿命および設計上
の融通性の面で在来のものに比べて大いに改良されて来
ている。例えば、ＴＷＴ管は約１０００時間の寿命だが
、ＧａＡｓ電界効果トランジスタは定格で最低２０，０
００時間と云われている。更に、ＧａＡｓ電界効果トラ
ンジスタについての最近の動向を取扱つた多くの文献も
出版されている。

そうした技術資料のうちで最も新しいものとしては、１
９７６年２月発行のＭｉｃｒＯｗａｕｅｓｓ３２頁、ス
タセイＶ．ビアース氏による″ＧａＡｓＦＥＴｓ：Ｄｅ
ｖｉｃｅＤｅｓｉｇｎｅｒｓＳＯｌｕｉｎｇＲｅｌｉａ
ｂｉｌｉｔｙＰｒＯｂｌｅｍｓ″がある。

この文献と、その５２・頁に示されている資料とは、こ
＼でも参考としている。従来におけるＧａＡｓ電界効果
トランジスタの多くは、米国特許第３，９１４，７８４
号および同第３，９１２，５４６号に開示されている如
き選ばれたイオン注入ドーピング技術を用いて構成され
ている。

かくして、この従来技術から明らかな如く、高周波電界
効果トランジスタについての信頼性、電気的性能および
全面的性能を更に改良しようと云う研究は極めて有意義
である。第１および第２図は、ＧａＡｓ電界効果トラン
ジスタの製造に関する２つの従来の実施例を示しており
、詳細については後程、個々の図を参照して記述されよ
う。

しかしながら、第１および第２図での従来装置から明ら
かな如く、第１図の装置は電気的に非活性化されてない
装置であり、他方、第２図での非活性化された構造は、
その装置の高周波性能を本質的に制限する望ましくない
ドレイン・ゲート重複キヤパシタンスを呈している。第
１図および第２図に示されている装置の別な動作上の欠
陥は、ＦＥＴチヤネル領域における金属接点幾何構造の
ために、ドレインおよびソースにおける電流の密集であ
る。本発明の一般的目的は、特に第１図および第２図の
装置構造についての前述の欠陥を克服するように改良さ
れた非活性型シヨツトキ・ゲート電界効果トランジスタ
とその製造方法とを提供するにある。

同時に、本発明を実施している装置は、上述の従来構造
に比して、大いに改良された信頼性を呈する。本発明に
よる新規な電界効果トランジスタの構造およびそのため
の半導作製作技術によると、半導体本体は、その本体内
に、打ち込まれた埋込み層を形成すべく重複イオン注入
およびマスキング技術を用いてドーブされることを特長
とし、そして軽くドーブされたチヤネル領域にて分離さ
れている重厚にドーブされたソース領域とドレイン領域
とから成つている。

選択的エツチング工程を用いることにより、高抵抗率の
半導体メサ一非活性領域は軽くドーブされたチヤネル領
域の頂部に作り出され、そして狭い開口をそこに形成し
て、チヤネル領域の小さな領域をシヨツトキ・ゲート金
属化部のために露出させる。誘電性非活性層はソース、
ドレインおよびメサ非活性領域の頂部に形成され、そし
てソースおよびドレイン領域と直かに接触するオーミツ
ク接触金属化部をそこで受け入れるための開口と、更に
チヤネル領域と直かに接触するシヨツトキ・ゲート金属
化部を受け入れるための開口とが与えられる。かくして
、誘電性非活性層と非活性半導体メサとは、装置に対す
る最大の電気的安定性を与え、そして半導体メサでの狭
い開口に形成される小さな領域のシヨツトキ・ゲート接
点は、装置に対し、極めて小さな寄生キヤバシタンスを
与える。さらに、シヨツトキ・ゲート接点を受け人れる
ための半導体メサにおける狭い開口はＶ形の溝である。

この溝は、シヨツトキ・ゲート接点に対するチヤネル領
域の小さな部分のみを露出させるべく、或る結晶学的面
に沿い、その半導体メサへと優先的にエツチングする異
方性の腐蝕材を用いて形成される。依つて、本発明の目
的は、改良された高周波性能を呈する新しいメサ型シヨ
ツトキ・ゲート電界効果トランジスタを提供するにある
。

本発明の他の目的は、改良された電気的非活性特性を与
え、それにより改良された電気的性能と装置の信頼性と
を達成した新しくてそして改良されたメサ型シヨツトキ
・ゲート電界効果トランジスタを提供するにある。

本発明の別な目的は、同類の従来技術による電界効果ト
ランジスタに比べて、高利得で低雑音特性を有する型式
のメサ型電界効果トランジスタを提供するにある。

本発明の更に別な目的は、装置が作動される通常の環境
には全く左右されない能動的な装置領域に対して電気的
非活性を与えた型式の電界効果トランジスタを提供する
にある。

本発明の更に別な目的は、高周波利得、装置転送特性等
のような変数について長期間の安定性を達成した新しく
てそして改良されたメサ型電界効果トランジスタを提供
するにある。

本発明の更に別な目的は、最小の電流混雑と最小の寄生
キヤパシタンスとを保証する改良されたソースおよびド
レイン接触抵抗を有する型式のメサ型電界効果トランジ
スタを提供するにある。

本発明の更に別な目的は、現在利用可能な１つ乃至２つ
の精密写真リソグラフイ一技術を用いてミクロン程度の
ゲート幅を形成することのできるようにしたメサ型シヨ
ツトキ・ゲート電界効果トランジスタを構成するための
新規な製作技術を提供するにある。この新規な製作技術
は、電子ビームおよびＸ線リソグラフイ一において現在
使用されているような複雑で高価な高分解リソグラフイ
一装置を必要とせずに高周波電界効果トランジスタを形
成する上に極めて重要である。本発明の新規な特長は、
シヨツトキ・ゲート接点に対して露出される一部分を除
いては、全体的に半導体結晶の内部に位置するシヨツト
キ・ゲート電界効果トランジスタのチヤネル領域を提供
する点にある。

かくして、このチヤネル領域を取囲んでいる半導体結晶
は、装置に対する最大の電気的非活性と安定性とを与え
、そしてチヤネル電流が半導体表面下を流れることでＦ
ＥＴ雑音は最小にされる。本発明の別な特長は、重厚に
ドーブされたＮ＋接触領域が、埋込まれたＮ型チヤネル
領域に直ぐ隣接して位置される形式のシヨツトキ・ゲー
トＦＥＴを提供するにあり、この構造はドレイン・ソー
スからの横方向に向う電流の流れを与え、それにより電
流の密集効果を最小にしている。

本発明の更に別な特色は、チヤネルのマスク整列とは全
く独立した横方向寸法を伴なつて、ＦＥＴチヤネルを形
成するための自記マスキングおよびイオン注入方法を提
供するにある。本発明のそれらの目的および他の目的、
利点および特色は、好ましき実施例である添付図面を参
照しての以下の詳細な記載から一層明瞭に理解されよう
。

さて第１図を参照するに、そこには、半絶縁性のＧａＡ
ｓサブストレート１２の上部にＮ型エピタキシヤル層か
又はイオン注入チヤネル１０のいづれかが形成される型
式の従来技術におけるシヨツトキ・ゲート電界効果トラ
ンジスタが示されている。

エピタキシヤル又はイオン注入層１０は、シヨツトキ・
ゲートＦＥＴのためのソース、ドレインおよびチヤネル
領域を含み、そしてソース、ドレインおよびシヨツトキ
・ゲート接点１４，１６および１８は、周知のオーミツ
ク接点およびシヨツトキ・ゲート接点付着技術を用いて
、層１０の表面頂部に形成されている。周知の如く、電
流はその装置が動作状態にあるとき、ソース接点１４お
よびドレイン接点１６間を流れ、そしてシヨツトキ・ゲ
ート接点１８に印加されるゲート電圧はソースとドレイ
ンとの間に流れる電流を変調したり、制御したりするの
に利用される。か＼る装置の詳細については適当な文献
を参照してもらうことにし、この装置構造についての１
つの明確な欠点としては、その上部表面が適当な誘電体
層で非活性化されていないことで、その結果、装置のソ
ース、ドレインおよびチヤネル領域は時には有害な周囲
条件下にさらされることである。第１図に示されている
装置に適当な表面非活性化と安定化を施す目的で、二酸
化シリコン層２０の如き誘電性非活性表面層が第２図に
示される如く付与され、それにより、装置のソース、ド
レインおよびゲート電極間に適当な非活性化を与えてい
る。

しかしながら、第２図での誘電体層２０は、装置の高周
波特性を低下させるゲート・ソースおよびゲート・ドレ
イン寄性キヤパシタンスを形成する。第１図および第２
図の従来のＦＥＴ構造に共通せる別な不都合は、その金
属化が頂面での軽くドーブされたＮ型チヤネル領域に直
かに実施されることに基ずくドレンおよびソース接点で
の電流混雑がある。第３図に関する以下の記述からして
明瞭な如く、本発明による最終的装置構造とその製造方
法とは、第１図および第２図における従来型装置に関連
した前述の如き欠点を完全に除去している。第２図に示
されている従来装置の構造については、１９７６年４月
発行の１Ｍ１ｃｒ０Ｗａｖｅ゛１０頁に公表されている
Ｍ．フクタ氏に依る１ｍｐｒ０ｕｅｄＤｅｖｉｃｅｓＤ
ｅｂｕｔａｔＳ０１ｉｄＳｔａｔｅＣ０ｎｆｅｒｅｎｃ
ｅ゛と云う題名の論文に詳細に述べられている。引き続
き第３ａ〜第３ｇ図を参照して、本発明による新規で改
良された電界効果トランジスタとその製造方法を検討し
よう。

第３ａ図を参照するに、そこには、〔１００丁結晶学的
方向の半絶縁性のＧａＡｓサブストレート２２の上部に
エピタキシヤルＧａＡｓ層２４が周知のエピタキシヤル
蒸着技術を用いて付着された基本的構造が示されている
。こ＼で記述される本発明の特定の実施例ではＧａＡｓ
が利用されてはいるが、シリコン又は別な適当な半導体
材料も本発明を実施するのに利用できることを銘記され
たい。更に、材料的に見て、本発明は特定の誘電性非活
性材にも又特定の接点金属化物すなわち合金のいづれに
も限定されない。エピタ牛シヤル層２４はその本質的値
に近い高い抵抗率を有しており、そしてサブストレート
すなわち出発材料２２は、標準として、約１０−５Ω・
？以上の抵抗率を有するクロム・ドープされた半絶縁性
のＧａＡｓサブストレートであることが好ましい。第３
ａ図における構造は、第３ｂ図において示されている如
く適当なホトレジストパターン２６でマスクされ、その
後、前に形成されたエピタキシヤル層２４の表面下にＦ
ＥＴチヤネルのためのＮ型埋込み層３０を形成すべく、
制御されたエネルギーの下でＮ型イオン２８が打ち込ま
れる適当なイオン注人ドーピング・ステーシヨンへと転
送される。

Ｎ型の埋込み層３０は、従来技術によるイオン注入ドー
ピング技術を用いても、厚さおよび深さが極めて正確に
形成される。こ＼で記述される本発明によるＧａＡｓＦ
ＥＴの場合、チヤネル深度は０．７×１０−６メートル
程度で、そしてその厚さ（垂直寸法）は、標準として、
約０．４×１０−６メートルである。第３ｂ図に例示の
チヤネル領域がイオン注入工程により形成された後、ホ
トレジスト・マスク２６が、例えば、キシレン又はブチ
ルアセタートのような適当な溶剤を用いて半導体表面か
ら除去される。

その後、その構造物は、ソースおよびドレイン領域の形
成準備として第３ｃ図に示されている如く、再びマスク
される。第３ｃ図におけるマスク３２はホトレジスト・
マスク（例えば、コダツク薄膜レジスト、ＫＴＦＲ）で
あり、そこには開口３４および３６が装置のソースおよ
びドレイン領域位置に対応して設けられる。ソース領域
３８とドレイン領域４０とは、更に別なＮ型イオン注人
ドーピング工程により且つ第３ｂ図での前のイオン注人
ドーピング工程におけるのと同じ人射イオンエネルギを
用いて完成される。かくして、この余分なＮ型イオン注
人ドーピング工程が、かなり重厚にドーブされたＮ＋ソ
ースおよびドレイン領域３８および４０を形成するべく
活用され、そこでのそれら領域は第３ｃ図に示される如
く軽くドープされたＮ型チヤネル領域４２にて分離され
ている。第３ｃ図では重厚にドーブされた領域３８およ
び４０が半導体結晶の表面下において示されてはいるけ
れども、こうしたＮ＋領域はイオン打ち込みに際しての
エネルギを適当に調整することによつて半導体結晶の表
面にまで移動させることができる。か＼る場合、半導体
結晶を腐蝕して、ソースおよびドレインオーミツク接点
に対するＮ＋領域を露出させることは必要としない。第
３ｃ図の構造は、ホトレジスト・マスク３２をそのま＼
にして、エツチング・ステーシヨンへと転送され、そこ
では、その構造物を腐蝕してそしてソースおよびドレイ
ン領域３８および４０の部分を露出させるべく、適当な
ＧａＡｓ腐蝕材がその構造の上面に適用される。この工
程中、半導体メサ領域４４は第３ｄ図に示される如く作
り出される。しかしながら、ホトレジスト・マスク３２
は上述のエツチング工程の完了に際して除去される（第
３ｄ図）。そして、このエツチング工程は、その腐蝕材
が重厚にドーブされたＮ＋ソースおよびドレイン領域３
８および４０の所定の位置に到つたときに、そのエツチ
ングが終了するようにした制御されたエツチング工程で
ある。この場合の腐蝕材としては、ＣＨ３ＯＨに約５重
量パ！−セントの臭素を加えたものが使用される。

それから、第３ｄ図における構造は、約８００℃程度の
予め決められた温度で、約２０分間熱処理（第３ｄ図で
の矢印はこの熱処理を表わしている）され、格子欠欽を
除去してそしてその装置の注入済領域を電気的に完全活
性化する。制御された雰囲気下で実施されるこの熱処理
は周知のもので、例えば、１９７６年９月発行、ＶＯｌ
．ｌ２３，″ＪＯｕｒｎａｌＯｆｔｈｅＥｌｅｃｔｒＯ
ｃｈｅｍｉｃａＩＳＯｃｉｅｔｙ″ １４１３〜１４１
５頁にも詳細に述べられている。第３ｄ図の構造物は、
その後、酸化物蒸着ステーシヨンへと転送される。

そこでは、二酸化シリコンのような薄い非活性誘電体層
（示されてない）がその構造の上部全面にわたつて形成
される。二酸化シリコンの非活性層は、前述の米国特許
第３，９１４，７８４号および同第３，９１２，５４６
号において開示されている公知のＳｌＬＯＸ工程の如き
標準の酸化物付着技術を用いて形成される。その後、標
準のホトレジスト・マスキングおよびエツチング方法を
用いて、ソースおよびドレイン接点のための開口が第３
ｅ図に示される如く、この非活性層４６に形成される。
それから、ソースおよびドレイン鎮域の表面上にはソー
スおよびドレインオーミツク接点４８および５０が付着
され、そしてこうした接点は標準の従来技術による合金
化技術を用いてＮ＋ソースおよびドレイン注入領域に実
質的に接合される。一担、ソースおよびドレイン接点金
属化パターン４８および５０がその半導体表面へ合金化
すなわち接合されると、第３ｅ図の構造は、別なホトレ
ジストマスク５２が第３ｆ図において示されている如く
、その上部表面に形成されるホトレジスト・マスキング
・ステーシヨンへと再び転送され、そして装置のチヤネ
ル領域４２のほマ中心位置に開口５４が設けられる。

ホトレジスト層５２におけるこの開口５４は、その後、
下側に横たわつているＳｉＯ２の非活性マスク４６にお
ける開口５６を腐蝕すべく使用される希薄なＨＦのよう
な適当なＳｉＯ２腐蝕材にさらされる。この工程の終了
後、ＣＨ３ＯＨ−Ｂｒのような選ばれた腐蝕材が、開口
５４を通して、今やホトレジスト層およびＳｉＯ２層の
それぞれにおける開口５４および５６にて露出されてい
る半導体メサ４４の上部表面に適用される。この腐蝕材
は第３ｆ図に示されている形溝内で露出されている半導
体メサ４４を優先的に腐蝕し、それは、そのエツチング
が終端するその構造についての軽くドーブされたＮ型チ
ヤネル領域に到るまで続けられる。ＧａＡｓの溝エツチ
ングに関しては今迄にも多くの文献が公表されているの
で、こ＼での詳述は省略する。さて、この選択的でしか
も制御された溝エツチング工程が終了すると、アルミニ
ウムのような適当なシヨツトキ・ゲート金層化パターン
が第３ｆ図において示される如く蒸着されて、Ｖ溝半導
体メサ４４の上部表面でしかもチヤネル領域４２とシヨ
ツトキ接触するように、Ｖ形シヨツトキ・ゲート接点５
８を形成する。このシヨツトキ・ゲート金属化工程が完
了すると、第３ｆ図の構造物はホトレジスト除去ステー
シヨンへと送られ、そこでホトレジスト・マスク５２が
適当な溶剤と標準のレジスト除去技術とを利用して除去
され、その結果、第３ｇ図に示されている装置構造物を
作り出す。この完成された装置のソース、ドレインおよ
びチヤネル領域はＳｌＯ２で全体的に非活性化されるの
みならず、又、残りの取り囲んでいる高抵抗率のエピタ
キシヤル層２４の存在と、更に、装置のチヤネル領域４
２を完全に覆つている残りのＶ溝形の半導体メサの存在
とにより完全に安定化される。しかしながら、第３ｇ図
に示されている如く、チヤネル領域４２上に残つている
半導体メサの厚さと抵抗率とに依り、装置におけるドレ
イン−ゲートおよびソース−ゲート寄生牛ヤパシタンス
も最小となる。以上本発明が好ましき実施例に基ずいて
記述されてはいるが、当業者においては本発明の精神お
よびその範囲から逸脱することなく幾多の変更および修
正が可能であろうことは明白である。

例えば、装置についての重厚にドーブされるソースおよ
びドレイン領域の深さを大きくしたり又は小さくしたり
して、装置の動作特性を変えることもでき、又、ソース
およびドレイン・オーミツク接点がそれら重厚にドーブ
されるソースおよびドレイン領域と出合う垂直位置を変
えることもできる。実際問題として、当業者においては
、重厚にドーブされるソースおよびドレイン領域を、イ
オン注入されたエピタキシヤル層の任意の深さに設ける
ために、その打ち込みエネルギを修正することもできる
。かくして、この処理技術においては、前に記述したメ
サ腐蝕王程を必要とせずに埋込みチヤネル構造を形成す
ることができ、そしてこの代替プロセスから生ずる装置
はプレーナ上面を持つことになる。すなわち、最終的に
ドーブされるエピタキシヤル層の上面には、ソース、ゲ
ートおよびドレイン電極のための開口を持つ酸化物マス
クが付与される。しかし、第３ｆ図に関連して記述した
のと同じ溝エツチング工程は、軽くドープされた埋込み
チヤネル領域を露出して、そのエピタキシヤル層へと延
在する前に形成されたＶ溝に、シヨツトキゲート電極を
直かに受け入れるべく、この代替工程でも使用できる。
しかし、銘記しておかなければならないことは、この修
正された工程にて得られる最終的構造物において、ドレ
イン・ゲート間およびソース・ゲート間における寄生キ
ヤパシタンスは第３ｇ図の装置構造のものよりもかなり
大きいことである。

【図面の簡単な説明】

第１図は本発明の全面的説明および記載に関連して参考
とされる従来技術による非活性化されてないシヨツトキ
・ゲートＦＥＴの断面図、第２図は、第１図の構造と類
似のものではあるが、非活性化の実施されている従来技
術による別なシヨツトキ・ゲートＦＥＴの断面図、そし
て第３ａ〜第３ｇ図は本発明による好ましき製作工程を
例示している図で、特に第３ｇ図は本発明による新規な
シヨツトキ・ゲートＦＥＴの最終的構造を例示している
図である。 なお図中、主な構成要素と参照数字との関係は以下の通
りである。１０：イオン注入チヤネル、１２：サブスト
レート、１４，１６，１８：接点、２０：誘電体層、２
２：サブストレート、２４：エピタキシヤル層、２６：
ホトレジスト・マスク、２８：イオン、３０：埋込み層
、３２：マスク、３４，３６：開口、３８：ソース領域
、４０：ドレイン領域、４２：チヤネル領域、４４：半
導体メサ領域、４６：非活性層、４８，５０：接点、５
２：ホトレジスト層、５４，５６：開口、５８：接点。

Claims (1)

1. 【特許請求の範囲】 １ ソース・ゲートおよびドレイン電極が半導体材料の
   表面に直かに設けられていて、そこでのゲート電極はソ
   ース電極とドレイン電極との間で隔置され且つトランジ
   スタのチャネル領域上にあつて、そのトランジスタにお
   けるソース・ドレイン電流を制御するに十分な制御電圧
   を受けるようになつている電界効果トランジスタにおい
   て、軽くドーブされたチャネル領域にて分離される重厚
   にドーブされたソース領域およびドレイン領域を有する
   半導体本体と、前記チャネル領域の頂部に形成され且つ
   前記チャネル領域の所望の接触部分を露出するための開
   口を有する高抵抗率の半導体領域と、前記電界効果トラ
   ンジスタを電気的に安定化させるために、前記ソース領
   域、ドレイン領域および高抵抗率の半導体領域の部分に
   延在する誘電体非活性層とを有し、前記誘電体層は、そ
   こに、前記ソース・ドレインおよびチャネル領域の部分
   を露出する開口を有しており、更に、前記ソース領域お
   よびドレイン領域を露出する前記誘電体層の開口にそれ
   ぞれ設けられるソースおよびドレインオーミック接点金
   属化部と、そして前記チャネル領域に直かに接触して設
   けられるショットキ・ゲート金属化部とから成り、以つ
   て、前記チャネル領域における電流の流れは前記半導体
   本体の内部でしかもその表面から離れ、前記高抵抗率の
   半導体領域は前記誘電体層にて接合されたメサ領域であ
   り、前記高抵抗率の半導体領域における前記開口はＶ形
   溝の形態にあり、その頂部が前記ショットキ・ゲート金
   属化部を受入れていることを特徴とする電界効果トラン
   ジスタ。 ２ 電界効果トランジスタを製造するための方法におい
   て、内部に埋込み層を形成すべく、半導体本体の１つの
   表面を通して選択され且つ誘導型を決定するためのイオ
   ンを打ち込む工程と、前に形成された埋込み層内にソー
   ス、ドレインおよびチャネル領域を規定すべく前記表面
   をマスキングする工程と、軽くドーブされたチャネル領
   域にて相互連結されている重厚にドーブされたソースお
   よびドレイン領域を規定すべく前記埋込み層の選ばれた
   領域に別にイオンを打ち込む工程と、前記チャネル領域
   を覆い且つ非活性化している半導体メサ構造をそのまゝ
   に残しながら、前記ソースおよびドレイン領域上に載つ
   ている前記半導体本体の部分を除去して、それにより電
   気的接触のためにそれら領域を露出させる工程と、前記
   ソース、ドレインおよびメサ領域の頂部に非活性層を形
   成しそしてそこに前記ソース、ドレインおよびチャネル
   領域に対する電気的接触部と整列した開口を与える工程
   と、電気的接触のために前記チャネル領域の小さな予め
   決められた部分を露出させるべく、前記半導体メサの予
   め決められた部分を除去する工程と、そして前記ソース
   およびドレイン領域上にオーミック接触金属化部を付着
   させ、更に、前記半導体メサの除去された部分と前記チ
   ャネル領域の露出された領域とにショットキ・ゲート金
   属化部を付着させる工程とから成ることを特徴とする製
   造方法。 ３ 特許請求の範囲２に記載の製造方法において、前記
   半導体メサにおける開口の形成は、ショットキ・ゲート
   金属化部を受け入れて、前記チャネル領域と接触させる
   Ｖ形の溝を形成すべく前記半導体メサを通して選択的に
   エッチングすることを含むことを特徴とする製造方法。