JPH0824132B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0824132B2 JPH0824132B2 JP60231227A JP23122785A JPH0824132B2 JP H0824132 B2 JPH0824132 B2 JP H0824132B2 JP 60231227 A JP60231227 A JP 60231227A JP 23122785 A JP23122785 A JP 23122785A JP H0824132 B2 JPH0824132 B2 JP H0824132B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- layer
- region
- channel layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はシヨツトキーゲート電界効果トランジスタ
（MESFET）に係り、超高速のコンピユータや通信回路に
好適な高性能FETを提供することにある。
（MESFET）に係り、超高速のコンピユータや通信回路に
好適な高性能FETを提供することにある。
第１図に従来の高性能FETの断面図を示す。
このFETではGaAs基板１の表面部に形成されたチヤネ
ル層２の上に形成したゲート電極３とn+ソース／ドレイ
ン領域4,4′とが自己整合されており、寄生抵抗が低減
されることにより高性能化が達成されている。5,6はそ
れぞれソース／ドレイン電極である。
ル層２の上に形成したゲート電極３とn+ソース／ドレイ
ン領域4,4′とが自己整合されており、寄生抵抗が低減
されることにより高性能化が達成されている。5,6はそ
れぞれソース／ドレイン電極である。
しかしながら、この構造のFETではゲート長７が１μ
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがつて、しきい電圧値が負側にずれるという現
象がある。これはMESFETの短ゲート効果と称しており、
原因としてはn+ソース／ドレイン領域の接近によつて、
チヤネル層２の下の基板側に電子が注入され、基板を通
してソース5,ドレイン６間に電流が流れるためと考えら
れている。また、この現象が顕著になると、ピンチオフ
するに必要なゲート電圧が増加し、FETの性能劣化を生
じる。
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがつて、しきい電圧値が負側にずれるという現
象がある。これはMESFETの短ゲート効果と称しており、
原因としてはn+ソース／ドレイン領域の接近によつて、
チヤネル層２の下の基板側に電子が注入され、基板を通
してソース5,ドレイン６間に電流が流れるためと考えら
れている。また、この現象が顕著になると、ピンチオフ
するに必要なゲート電圧が増加し、FETの性能劣化を生
じる。
これを防ぐ方法としては、特開昭57−211783号や昭59
年度電子通信学会予稿集248に提案されているように、F
ETの下部にチヤネルストツパとしてｐ型層８を設け（第
３図）、基板１への電流の廻り込みを防ぐ方法が考えら
れ、短ゲート効果が著しく低減されることが報告されて
いる。
年度電子通信学会予稿集248に提案されているように、F
ETの下部にチヤネルストツパとしてｐ型層８を設け（第
３図）、基板１への電流の廻り込みを防ぐ方法が考えら
れ、短ゲート効果が著しく低減されることが報告されて
いる。
このFETの主な作製手順は以下のとおりである。ま
ず、n+ソース／ドレイン領域用4,4′及びチヤネル層用
のｎ型不純物たとえばSiイオンを注入した後、約800℃
のアニールを行つて導電層を形成してから、ｐ型層８形
成を行う。ｐ型不純物としては、MgやBeが用いられてい
るが、これらは活性化温度が低いとともに、拡散係数が
大きいために、700℃前後でアニールを行う必要があ
り、ｎ型不純物のアニールの後にｐ型層を形成するわけ
である。
ず、n+ソース／ドレイン領域用4,4′及びチヤネル層用
のｎ型不純物たとえばSiイオンを注入した後、約800℃
のアニールを行つて導電層を形成してから、ｐ型層８形
成を行う。ｐ型不純物としては、MgやBeが用いられてい
るが、これらは活性化温度が低いとともに、拡散係数が
大きいために、700℃前後でアニールを行う必要があ
り、ｎ型不純物のアニールの後にｐ型層を形成するわけ
である。
しかしながらこの制約のために、ゲート電極とn+ソー
ス／ドレイン層との自己整合は困難となる。すなわち、
上記の自己整合は一般に耐熱金属ゲートをマスクとして
n+層用の不純物注入を行うことによつてなされており、
n+層形成時にはすでにゲート電極が形成されており、第
３図に示すゲート電極の下にｐ型層の形成された構造の
FETを自己整合によつて形成することは困難である。
ス／ドレイン層との自己整合は困難となる。すなわち、
上記の自己整合は一般に耐熱金属ゲートをマスクとして
n+層用の不純物注入を行うことによつてなされており、
n+層形成時にはすでにゲート電極が形成されており、第
３図に示すゲート電極の下にｐ型層の形成された構造の
FETを自己整合によつて形成することは困難である。
この問題を解決するものとして、第４図に示す、耐熱
金属ゲート形成後にこのゲートにセルフアラインしてｐ
型不純物イオンを注入し、一度のアニールのみでｐ型埋
込み層を形成する方式を発明し出願した。
金属ゲート形成後にこのゲートにセルフアラインしてｐ
型不純物イオンを注入し、一度のアニールのみでｐ型埋
込み層を形成する方式を発明し出願した。
この図において、9,9′がｐ型埋込み層であり、n+ソ
ース／ドレイン領域4,4′のチヤネル側を包むようにｐ
型層が形成されており、これにより短チヤネル効果を低
減している。しかしながらこの断面構造では、チヤネル
下にｐ型埋込み層が形成されておらず、この部分での基
板電流により短チヤネル効果が生じ不十分である。
ース／ドレイン領域4,4′のチヤネル側を包むようにｐ
型層が形成されており、これにより短チヤネル効果を低
減している。しかしながらこの断面構造では、チヤネル
下にｐ型埋込み層が形成されておらず、この部分での基
板電流により短チヤネル効果が生じ不十分である。
本発明の目的は、従来のｐ型層埋込み型FETの上記の
問題を解決し、自己整合型FETにおいてｐ型層形成を可
能とし、短ゲート効果の小さい高性能のFETの製造方法
を提供することを目的とする。
問題を解決し、自己整合型FETにおいてｐ型層形成を可
能とし、短ゲート効果の小さい高性能のFETの製造方法
を提供することを目的とする。
〔発明の概要〕 本発明においては、第５図に示すように耐熱金属ゲー
ト11に自己整合してn+層用4,4′のイオン注入をし、活
性化用のアニールを行つた後、上記のゲート11をマスク
としてｐ型不純物の注入を行い、さらにアニールによつ
てこのｐ型不純物をチヤネル下に拡散させることによ
り、n+領域4,4′のチヤネル層側及びチヤネル層をｐ埋
込み層で包んだ構造を達成し、基板への電子の注入を防
止することにより、短チヤネル効果を防止し、高性能の
FETを得た。
ト11に自己整合してn+層用4,4′のイオン注入をし、活
性化用のアニールを行つた後、上記のゲート11をマスク
としてｐ型不純物の注入を行い、さらにアニールによつ
てこのｐ型不純物をチヤネル下に拡散させることによ
り、n+領域4,4′のチヤネル層側及びチヤネル層をｐ埋
込み層で包んだ構造を達成し、基板への電子の注入を防
止することにより、短チヤネル効果を防止し、高性能の
FETを得た。
また、このFET構造では、チヤネル層下にｐ型のバリ
アが形成されるため、α線等の注入によつて生じるソフ
トエラーを防止する上でも有効である。
アが形成されるため、α線等の注入によつて生じるソフ
トエラーを防止する上でも有効である。
実施例１ 以下、本発明の第一の実施例を第５図により説明す
る。本実施例はGaAs基板上に形成した自己整合型MESFET
に本発明を適用した例であるが、基板11としてはGaAsに
限らず、InP,InGaAsやGaAlAs,InGaAsP等の化合物半導体
やSi,Ge等の半導体を用いてもよい。
る。本実施例はGaAs基板上に形成した自己整合型MESFET
に本発明を適用した例であるが、基板11としてはGaAsに
限らず、InP,InGaAsやGaAlAs,InGaAsP等の化合物半導体
やSi,Ge等の半導体を用いてもよい。
第５図は、本実施例の素子の作製プロセスと完成時の
断面構造を示す。本実施例の素子作製にあたつては、ま
ず第５図（ａ）に示すように、フオトレジスト膜10のパ
ターンをマスクとしてイオン注入を行い、GaAs基板１中
にチヤネル２を形成する。注入イオンとしてはSi+を使
用し、注入エネルギーは30KeV、ドース量はノーマリオ
フ層の場合2.5×1012cm-2、ノーマリオン型の場合5.5×
1012cm-2である。10はFETの領域外をマスクするための
ホトレジスト膜である。このイオン打込み層２は、この
後アニールによつて活性化する。アニールは通常行われ
ている条件（800℃,15分）でよい。雰囲気はAsH3ガスと
H2ガスの混合ガスとする。また、SiO2等の絶縁膜を用い
たキヤツプアニールを行つてもよい。膜厚は1000〜2000
Åがよい。
断面構造を示す。本実施例の素子作製にあたつては、ま
ず第５図（ａ）に示すように、フオトレジスト膜10のパ
ターンをマスクとしてイオン注入を行い、GaAs基板１中
にチヤネル２を形成する。注入イオンとしてはSi+を使
用し、注入エネルギーは30KeV、ドース量はノーマリオ
フ層の場合2.5×1012cm-2、ノーマリオン型の場合5.5×
1012cm-2である。10はFETの領域外をマスクするための
ホトレジスト膜である。このイオン打込み層２は、この
後アニールによつて活性化する。アニールは通常行われ
ている条件（800℃,15分）でよい。雰囲気はAsH3ガスと
H2ガスの混合ガスとする。また、SiO2等の絶縁膜を用い
たキヤツプアニールを行つてもよい。膜厚は1000〜2000
Åがよい。
次に、上記のチヤネル層上に、ホトリソグラフイプロ
セスを用いて笠12付きの耐熱金属ゲート11を形成する
（第５図（ｂ））。耐熱金属ゲート11にはCVD（熱分解
化学蒸着）で形成したWSi合金膜を、笠には同じくCVDで
形成したSiO2膜を用い、それぞれをホストレジストのパ
ターン13をマスクとして反応性ドライエツチングによつ
てパターン形成を行う。WSi膜の膜厚は3000Åとした。
また、金属ゲートのゲート長は、１μｍないし、それ以
下とする。SiO2膜のエツチングにはCF4＋H2ガス、WSiの
エツチングにはNF3ガスを使用する。耐熱金属ゲートと
しては上記の材料以外に、スパツタWSi,CVD−W,スパツ
タW,MoSi,TiW等を使用してもよい。また、笠12として
は、上記の材料以外に、SiN4,AlN Al2O3の絶縁膜やAl,T
iNi等の金属膜でもよい。ただし、Alを構成物質とする
膜のエツチングには塩素の入つたガス、たとえばCCl2F2
等のガスが必要である。また、ホストレジスト膜のみで
笠を形成してもよい。
セスを用いて笠12付きの耐熱金属ゲート11を形成する
（第５図（ｂ））。耐熱金属ゲート11にはCVD（熱分解
化学蒸着）で形成したWSi合金膜を、笠には同じくCVDで
形成したSiO2膜を用い、それぞれをホストレジストのパ
ターン13をマスクとして反応性ドライエツチングによつ
てパターン形成を行う。WSi膜の膜厚は3000Åとした。
また、金属ゲートのゲート長は、１μｍないし、それ以
下とする。SiO2膜のエツチングにはCF4＋H2ガス、WSiの
エツチングにはNF3ガスを使用する。耐熱金属ゲートと
しては上記の材料以外に、スパツタWSi,CVD−W,スパツ
タW,MoSi,TiW等を使用してもよい。また、笠12として
は、上記の材料以外に、SiN4,AlN Al2O3の絶縁膜やAl,T
iNi等の金属膜でもよい。ただし、Alを構成物質とする
膜のエツチングには塩素の入つたガス、たとえばCCl2F2
等のガスが必要である。また、ホストレジスト膜のみで
笠を形成してもよい。
この笠はソース／ドレイン領域4,4′形成のためのイ
オン注入14を行う際のマスクであり、この笠によつてソ
ース／ドレイン領域4,4′とゲート電極11とを空間的に
分離し、ゲート耐圧の劣化を防止する。この目的にはこ
の笠のつばの部分15の長さは0.2〜0.3μｍが適当である
（第５図（ｃ））。このイオン注入の条件は、100KeV,2
×1013cm-2であり、この後750℃,20分のアニールにより
活性化する。10′は10と同様イオン注入用のホストレジ
ストのマスクである。このアニールは、AlN等の保護膜
を使用するかAsH3ガス雰囲気中で行う。また、フラツシ
ユランプなどを使用した、高温（950〜100℃）短時間
（５〜30秒）のアニールで活性化してもよい。
オン注入14を行う際のマスクであり、この笠によつてソ
ース／ドレイン領域4,4′とゲート電極11とを空間的に
分離し、ゲート耐圧の劣化を防止する。この目的にはこ
の笠のつばの部分15の長さは0.2〜0.3μｍが適当である
（第５図（ｃ））。このイオン注入の条件は、100KeV,2
×1013cm-2であり、この後750℃,20分のアニールにより
活性化する。10′は10と同様イオン注入用のホストレジ
ストのマスクである。このアニールは、AlN等の保護膜
を使用するかAsH3ガス雰囲気中で行う。また、フラツシ
ユランプなどを使用した、高温（950〜100℃）短時間
（５〜30秒）のアニールで活性化してもよい。
次に、笠14を除去した後、ｐ型層16,16′を形成する
不純物イオン17を注入する（第５図（ｄ））。不純物イ
オンとしてはBeを使用し、注入条件は60KeV,2×1016cm
-2である。この時の注入層の中心深さは約0.16μｍであ
る。また、このドース量の場合、ｐ層は空乏化されるの
で容量は半絶縁性のGaAs基板と比べて、実質的に増加し
ない。このイオン注入の後700℃,20分の条件でアニール
を行う。10″は10と同様イオン注入用のホトレジストの
マスクである。雰囲気は上記のソース／ドレイン領域4,
4′の場合と同様であり、また、上記の高温短時間アニ
ールで、同時にソース／ドレイン領域4,4′とｐ型層16,
16′をアニールしてもよい。また、ｐ型層形成用の不純
物イオンとしては、MgやＣを用いてもよく、同様のアニ
ールによつてｐ型層形成が可能である。ただし、Mgの質
量数は24であり、Beより高エネルギーで注入する必要が
あり、本実施例では150KeVとした。ドース量はBeの場合
と同程度でよい。
不純物イオン17を注入する（第５図（ｄ））。不純物イ
オンとしてはBeを使用し、注入条件は60KeV,2×1016cm
-2である。この時の注入層の中心深さは約0.16μｍであ
る。また、このドース量の場合、ｐ層は空乏化されるの
で容量は半絶縁性のGaAs基板と比べて、実質的に増加し
ない。このイオン注入の後700℃,20分の条件でアニール
を行う。10″は10と同様イオン注入用のホトレジストの
マスクである。雰囲気は上記のソース／ドレイン領域4,
4′の場合と同様であり、また、上記の高温短時間アニ
ールで、同時にソース／ドレイン領域4,4′とｐ型層16,
16′をアニールしてもよい。また、ｐ型層形成用の不純
物イオンとしては、MgやＣを用いてもよく、同様のアニ
ールによつてｐ型層形成が可能である。ただし、Mgの質
量数は24であり、Beより高エネルギーで注入する必要が
あり、本実施例では150KeVとした。ドース量はBeの場合
と同程度でよい。
また、上記のアニールによつて、ｐ型不純物は深さ方
向とともに横方向にも拡散し、ｐ型層16,16′はチヤネ
ル層２の下で継がり、このようにして、チヤネル層はｐ
型層16″によつて覆われる（第５図（ｅ））。
向とともに横方向にも拡散し、ｐ型層16,16′はチヤネ
ル層２の下で継がり、このようにして、チヤネル層はｐ
型層16″によつて覆われる（第５図（ｅ））。
最後に、ソース／ドレイン領域上に通常のリフトオフ
プロセスによつてソース／ドレイン電極5,6を形成してF
ETを完成する。
プロセスによつてソース／ドレイン電極5,6を形成してF
ETを完成する。
以上のプロセスによつて、n+ソース／ドレイン領域4,
4′を取り囲む形にｐ型層16,16′が形成され、ソース領
域から基板１へのキヤリアの注入が防がれるため、短ゲ
ート効果の少ないFET形成が可能となる。
4′を取り囲む形にｐ型層16,16′が形成され、ソース領
域から基板１へのキヤリアの注入が防がれるため、短ゲ
ート効果の少ないFET形成が可能となる。
実施例２ 以下、本発明の第二の実施例を第６図を用いて説明す
る。本実施例と第一実施例と異なる点は、ソース／ドレ
イン領域形成のみであり、他の点すなわち、使用基板，
電極形成,p型層形成等は同じであるため、ソース／ドレ
イン領域形成についてのみ詳細に説明する。
る。本実施例と第一実施例と異なる点は、ソース／ドレ
イン領域形成のみであり、他の点すなわち、使用基板，
電極形成,p型層形成等は同じであるため、ソース／ドレ
イン領域形成についてのみ詳細に説明する。
本実施例の特徴は、第６図（ｄ）に示すようにソース
／ドレイン領域を低抵抗領域19/19′と準低抵抗領域20/
20′の２段階に形成し、ゲート耐圧を高めるとともに、
短ゲート効果を押えている点にある。
／ドレイン領域を低抵抗領域19/19′と準低抵抗領域20/
20′の２段階に形成し、ゲート耐圧を高めるとともに、
短ゲート効果を押えている点にある。
本実施例のFETの作成にあたつては、まずチヤネル層
２を形成した後、ホストレジストパターン18,18′をマ
スクとして第１ソース／ドレイン領域19/19′用のイオ
ン注入を行う。従つてこの領域19/19′はゲート電極と
は自己整合されていないが、ゲート電極のない状態でア
ニールが可能であるため、高温でのアニールができ、低
抵抗の領域が形成可能となる。注入イオンをSi+とし、1
00KeV,2×1013cm-2の注入を行つた場合、800℃,15分の
アニールで130Ω／□という低いシート抵抗が得られる
（第６図（ａ））。但し、ゲート電極とは、マスクアラ
イナのみで位置合わせを行うため、合わせ精度の裕度を
見てゲート電極との間隔を取る必要があり、1/10縮少投
影露光装置を用いた場合、約１μｍ離す必要がある。従
つて、ゲート長を１μｍ以下としているのでマスク18′
の長さは３μｍ程度がよい。電子ビーム露光装置を利用
するとゲート長0.5μｍとして約0.5μｍずつ離すことは
容易である。この方法を採用することは任意である。こ
の時は、マスク18′の長さは２μｍ程度がよい。
２を形成した後、ホストレジストパターン18,18′をマ
スクとして第１ソース／ドレイン領域19/19′用のイオ
ン注入を行う。従つてこの領域19/19′はゲート電極と
は自己整合されていないが、ゲート電極のない状態でア
ニールが可能であるため、高温でのアニールができ、低
抵抗の領域が形成可能となる。注入イオンをSi+とし、1
00KeV,2×1013cm-2の注入を行つた場合、800℃,15分の
アニールで130Ω／□という低いシート抵抗が得られる
（第６図（ａ））。但し、ゲート電極とは、マスクアラ
イナのみで位置合わせを行うため、合わせ精度の裕度を
見てゲート電極との間隔を取る必要があり、1/10縮少投
影露光装置を用いた場合、約１μｍ離す必要がある。従
つて、ゲート長を１μｍ以下としているのでマスク18′
の長さは３μｍ程度がよい。電子ビーム露光装置を利用
するとゲート長0.5μｍとして約0.5μｍずつ離すことは
容易である。この方法を採用することは任意である。こ
の時は、マスク18′の長さは２μｍ程度がよい。
次に、第一実施例と同様にしてゲート電極11形成を行
い（第６図（ｂ））、これをマスクとして第２ソース／
ドレイン領域20/20′用のイオン注入を行う。イオン注
入条件は、Si+,60KeV,8×1012cm-2である。またアニー
ル条件は第一実施例と同様750℃,20分であり、これによ
つて400〜500Ω／□のシート抵抗でかつ、浅いソース／
ドレイン領域が得られる。
い（第６図（ｂ））、これをマスクとして第２ソース／
ドレイン領域20/20′用のイオン注入を行う。イオン注
入条件は、Si+,60KeV,8×1012cm-2である。またアニー
ル条件は第一実施例と同様750℃,20分であり、これによ
つて400〜500Ω／□のシート抵抗でかつ、浅いソース／
ドレイン領域が得られる。
次に、第一実施例と同様にしてｐ型層16/16′（第６
図（ｃ）形成とソース／ドレイン電極5,6形成（第６図
（ｄ））を経てFETを完成する。また、ゲート長は１μ
ｍ以下であり、ｐ埋込み層16″は第一実施例と同様、チ
ヤネル層を包むように形成されるので、より基板電流を
低減でき、短チヤネル効果を埋える上で効果的である。
図（ｃ）形成とソース／ドレイン電極5,6形成（第６図
（ｄ））を経てFETを完成する。また、ゲート長は１μ
ｍ以下であり、ｐ埋込み層16″は第一実施例と同様、チ
ヤネル層を包むように形成されるので、より基板電流を
低減でき、短チヤネル効果を埋える上で効果的である。
以上、実施例を用いて説明して来たように、本発明に
よれば、耐熱ゲート金属を用いてゲート電極とソース／
ドレイン領域との自己整合されたFETにおいて、上記チ
ヤネル層をｐ型領域で包むことができ、短ゲート効果の
少ない高性能のFET作製が可能となる。
よれば、耐熱ゲート金属を用いてゲート電極とソース／
ドレイン領域との自己整合されたFETにおいて、上記チ
ヤネル層をｐ型領域で包むことができ、短ゲート効果の
少ない高性能のFET作製が可能となる。
また、ｎ型チヤネル及びn+型ソース／ドレイン領域用
の活性化アニールの後、ｐ型層のアニールが可能なた
め、この層のみの活性化に必要な低温のアニールが可能
であり、アニール時のｐ型層の拡散が適当に押えられる
ため、しきい電圧の制御性のよい安定したプロセスが形
成できる。
の活性化アニールの後、ｐ型層のアニールが可能なた
め、この層のみの活性化に必要な低温のアニールが可能
であり、アニール時のｐ型層の拡散が適当に押えられる
ため、しきい電圧の制御性のよい安定したプロセスが形
成できる。
また、このFET構造では、チヤネル層下にｐ層のバリ
アが形成されるため、α線等の注入によつて生じるソフ
トエラーを防止する上でも有効である。
アが形成されるため、α線等の注入によつて生じるソフ
トエラーを防止する上でも有効である。
第１図は従来の自己整合型FETの断面図、第２図はその
短ゲート効果の説明する図、第３図，第４図は従来のｐ
型層を埋込んだFETの断面図、第５図および第６図は本
発明の第一，第二の実施例のFETの作製手順を示す断面
図である。 １……半導体基板、２……チヤネル層、３……ゲート電
極、4/4′,19/19′,20/20′……ソース／ドレイン領
域、5,6……ソース／ドレイン電極、16/16′/16″……
ｐ型埋込み層。
短ゲート効果の説明する図、第３図，第４図は従来のｐ
型層を埋込んだFETの断面図、第５図および第６図は本
発明の第一，第二の実施例のFETの作製手順を示す断面
図である。 １……半導体基板、２……チヤネル層、３……ゲート電
極、4/4′,19/19′,20/20′……ソース／ドレイン領
域、5,6……ソース／ドレイン電極、16/16′/16″……
ｐ型埋込み層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 喜久 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 梅本 康成 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 香山 聡 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭53−76676（ＪＰ，Ａ) 特開 昭58−148449（ＪＰ，Ａ) 特開 昭47−23179（ＪＰ，Ａ) 特開 昭59−194476（ＪＰ，Ａ) 特開 昭60−164365（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半絶縁性半導体基板中にチャネル層を形成
する工程と、耐熱性金属ゲート電極を上記チャネル層上
に形成する工程と、上記半絶縁性半導体基板中に、チャ
ネル層端に接した第１の領域と該領域よりシート抵抗の
小さい第２の領域を有するソース／ドレイン領域を上記
耐熱性金属ゲート電極をマスクとしたイオン注入により
自己整合的に形成する工程を有する電界効果トランジス
タの製造方法において、上記ソース／ドレイン領域形成
工程後に、上記ソース／ドレイン領域および上記チャネ
ル層と上記半絶縁性半導体基板の間に上記ソース／ドレ
イン領域および上記チャネル層とは逆導電型の半導体層
を形成する工程を有し、上記逆導電型の半導体層の形成
は、上記耐熱性金属ゲート電極をマスクとして不純物原
子を導入した後、アニールにより該不純物原子を拡散さ
せて上記チャネル層の下で連続させることにより行うこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項２】上記第１の領域は上記第２の領域より領域
の厚さを薄く形成する特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231227A JPH0824132B2 (ja) | 1985-10-18 | 1985-10-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231227A JPH0824132B2 (ja) | 1985-10-18 | 1985-10-18 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292377A JPS6292377A (ja) | 1987-04-27 |
| JPH0824132B2 true JPH0824132B2 (ja) | 1996-03-06 |
Family
ID=16920312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231227A Expired - Lifetime JPH0824132B2 (ja) | 1985-10-18 | 1985-10-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824132B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081954B2 (ja) * | 1987-07-21 | 1996-01-10 | 三菱電機株式会社 | 半導体装置 |
| JPH0475351A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
| JPH07201885A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935187B2 (ja) * | 1976-12-17 | 1984-08-27 | 日本電気株式会社 | 電力用高耐圧電界効果トランジスタ |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS59194476A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS60164365A (ja) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-18 JP JP60231227A patent/JPH0824132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292377A (ja) | 1987-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4636822A (en) | GaAs short channel lightly doped drain MESFET structure and fabrication | |
| US4855246A (en) | Fabrication of a gaas short channel lightly doped drain mesfet | |
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS61259575A (ja) | 電界効果トランジスタとその製造方法 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| EP0165433A2 (en) | High-speed field-effect transistor | |
| JPH0824132B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH05166841A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP3186298B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPH028456B2 (ja) | ||
| JP3356817B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS616871A (ja) | 電界効果トランジスタの製造方法 | |
| JP2591518B2 (ja) | 半導体装置 | |
| JPH0513444A (ja) | 電界効果トランジスタ | |
| JP2537649B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2718076B2 (ja) | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体素子の製造方法 | |
| JP2911075B2 (ja) | 電界効果トランジスタ | |
| JP2867422B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2682426B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2928076B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61222176A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPH081910B2 (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPS61163662A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02119265A (ja) | 化合物半導体装置 |