JP2928076B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2928076B2 JP2928076B2 JP5344956A JP34495693A JP2928076B2 JP 2928076 B2 JP2928076 B2 JP 2928076B2 JP 5344956 A JP5344956 A JP 5344956A JP 34495693 A JP34495693 A JP 34495693A JP 2928076 B2 JP2928076 B2 JP 2928076B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造とそ
の製造方法に係り、特に基本的特性を変化させることな
く製造工程の短縮化が可能な半導体装置及びその製造方
法に関する。
の製造方法に係り、特に基本的特性を変化させることな
く製造工程の短縮化が可能な半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来、半導体装置は図１０〜図１３に示
す製造方法（以下、この方法をダブルトフ法又は従来例
１と仮称する。）と、図１４〜図１７に示す製造方法
（以下、この方法をロコス酸化膜スルー法又は従来例２
と仮称する。）とのいずれかにより製造されていた。
す製造方法（以下、この方法をダブルトフ法又は従来例
１と仮称する。）と、図１４〜図１７に示す製造方法
（以下、この方法をロコス酸化膜スルー法又は従来例２
と仮称する。）とのいずれかにより製造されていた。
【０００３】まず、ダブルトフ法を簡単に説明する。図
１０に示すように、１×１０16／ｃｍ3のＰ型シリコン
基板１の上に１×１０16／ｃｍ3のＮウエルを形成し、
その後に４０ｎｍの酸化膜３と１２０ｎｍの窒化膜４を
形成する。次に、フォトリソグラフィ法により活性化領
域に窒化膜４が残るようにパターンニングする。次に、
図１１に示すように、再度フォトリソグラフィ法により
Ｎウエル２の上にフォトレジスト６を形成する。フォト
レジスト５，６をマスクにしてボロンをイオン注入し、
不純物領域７を形成する。この不純物領域７は寄生トラ
ンジスタ防止用のものでＰ型シリコン基板１よりも不純
物濃度の濃いものからなる。なお、以下の説明において
不純物領域７をチャネルストッパ７と称呼する。チャネ
ルストッパ７を形成した後、フォトレジスト５，６を除
去し、図１２に示すようにＰ型シリコン基板１を酸化し
て６００ｎｍのロコス酸化膜８を形成し、窒化膜４を除
去する。以下、従来一般に行われているトランジスタ製
造方法により活性化領域にソース・ドレイン領域のＮ型
低濃度層１１とゲート酸化膜９（酸化膜３と同じ）を介
して多結晶シリコンゲート１０，層間絶縁膜１３，配線
層１４等のゲート電極を形成しトランジスタを完成させ
る。なお、図１３において、Ｎウエル２内のソース・ド
レイン領域にはＰ型低濃度層１２が形成される。
１０に示すように、１×１０16／ｃｍ3のＰ型シリコン
基板１の上に１×１０16／ｃｍ3のＮウエルを形成し、
その後に４０ｎｍの酸化膜３と１２０ｎｍの窒化膜４を
形成する。次に、フォトリソグラフィ法により活性化領
域に窒化膜４が残るようにパターンニングする。次に、
図１１に示すように、再度フォトリソグラフィ法により
Ｎウエル２の上にフォトレジスト６を形成する。フォト
レジスト５，６をマスクにしてボロンをイオン注入し、
不純物領域７を形成する。この不純物領域７は寄生トラ
ンジスタ防止用のものでＰ型シリコン基板１よりも不純
物濃度の濃いものからなる。なお、以下の説明において
不純物領域７をチャネルストッパ７と称呼する。チャネ
ルストッパ７を形成した後、フォトレジスト５，６を除
去し、図１２に示すようにＰ型シリコン基板１を酸化し
て６００ｎｍのロコス酸化膜８を形成し、窒化膜４を除
去する。以下、従来一般に行われているトランジスタ製
造方法により活性化領域にソース・ドレイン領域のＮ型
低濃度層１１とゲート酸化膜９（酸化膜３と同じ）を介
して多結晶シリコンゲート１０，層間絶縁膜１３，配線
層１４等のゲート電極を形成しトランジスタを完成させ
る。なお、図１３において、Ｎウエル２内のソース・ド
レイン領域にはＰ型低濃度層１２が形成される。
【０００４】次に、ロコス酸化膜スルー法によるトラン
ジスタの製造方法を説明する。この製造方法は製造工程
の短縮化の目的で近年採用されているものである。図１
４に示すように、Ｐ型シリコン基板１上には図１０と同
様にＮウエル２，酸化膜３，窒化膜４およびフォトレジ
スト５が形成される。次に、図１５に示すようにＰ型シ
リコン基板１を酸化し６００ｎｍのロコス酸化膜８を形
成し、フォトレジスト５および窒化膜４を除去する。次
に、図１６に示すようにフォトリソグラフィ法によりＮ
ウエル２をフォトレジスト６でマスキングし、ＶT調整
のためイオンを注入し、続けてエネルギ１８０ＫｅＶ，
ドーズ量２×１０12／ｃｍ2でボロンイオンを注入し、
チャネルストッパ７を形成する。その後、通常のトラン
ジスタ製造法により図１７に示すように活性化領域にソ
ース・ドレイン領域のＮ型低濃度層１１とゲート酸化膜
９を介して多結晶シリコンゲート１０，層間絶縁膜１
３，配線層１４等のゲート電極を形成する。なお、図１
７においてＮウエル２内のソース・ドレイン領域にはＰ
型低濃度層１２が形成される。
ジスタの製造方法を説明する。この製造方法は製造工程
の短縮化の目的で近年採用されているものである。図１
４に示すように、Ｐ型シリコン基板１上には図１０と同
様にＮウエル２，酸化膜３，窒化膜４およびフォトレジ
スト５が形成される。次に、図１５に示すようにＰ型シ
リコン基板１を酸化し６００ｎｍのロコス酸化膜８を形
成し、フォトレジスト５および窒化膜４を除去する。次
に、図１６に示すようにフォトリソグラフィ法によりＮ
ウエル２をフォトレジスト６でマスキングし、ＶT調整
のためイオンを注入し、続けてエネルギ１８０ＫｅＶ，
ドーズ量２×１０12／ｃｍ2でボロンイオンを注入し、
チャネルストッパ７を形成する。その後、通常のトラン
ジスタ製造法により図１７に示すように活性化領域にソ
ース・ドレイン領域のＮ型低濃度層１１とゲート酸化膜
９を介して多結晶シリコンゲート１０，層間絶縁膜１
３，配線層１４等のゲート電極を形成する。なお、図１
７においてＮウエル２内のソース・ドレイン領域にはＰ
型低濃度層１２が形成される。
【０００５】
【発明が解決しようとする課題】ロコス酸化膜スルー法
はダブルトフ法に較べてフォトリソグラフィ工程を１回
省略することが出来る。しかし、チャネルストッパ７が
ソース・ドレインのＮ型低濃度層１１の活性化領域下に
まで延在している。そのため、前記ソース・ドレイン１
１とＰ型シリコン基板１のジャンクション容量の増加や
トランジスタの基板電位効果の増大等により回路特性を
悪化させるという問題点があった。
はダブルトフ法に較べてフォトリソグラフィ工程を１回
省略することが出来る。しかし、チャネルストッパ７が
ソース・ドレインのＮ型低濃度層１１の活性化領域下に
まで延在している。そのため、前記ソース・ドレイン１
１とＰ型シリコン基板１のジャンクション容量の増加や
トランジスタの基板電位効果の増大等により回路特性を
悪化させるという問題点があった。
【０００６】本発明は、以上の問題点を解決するもの
で、製造工程の短縮化のためにロコス酸化膜スルー法に
よる製造方法を採用すると共に、ダブルトフ法とほぼ同
様な基板電位効果、ジャンクション容量等の特性を示す
半導体装置及びその製造方法を提供することを目的とす
る。
で、製造工程の短縮化のためにロコス酸化膜スルー法に
よる製造方法を採用すると共に、ダブルトフ法とほぼ同
様な基板電位効果、ジャンクション容量等の特性を示す
半導体装置及びその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、以上の目的を
達成するために、第１の導電型の半導体基板の表面に形
成されたロコス酸化膜と、ロコス酸化膜の直下から第２
の導電型のゲート絶縁トランジスタを形成する活性化領
域の全域に延在され活性化領域の全域で所定の深さに形
成された半導体基板よりも不純物濃度の濃い寄生トラン
ジスタ防止用の第１の導電型の第１の不純物領域と、活
性化領域中のソース・ドレイン領域の半導体基板の表面
に形成されたソース・ドレインとなる複数の第２の導電
型の第２の不純物領域と、半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、第１の不純物領域と
第２の不純物領域との界面での第１の不純物領域側のキ
ャリア濃度が半導体基板のキャリア濃度の１．５倍を越
えない濃度になるように、活性化領域の全域の第１の不
純物領域へ第２の導電型の不純物が注入されて形成され
た第３の不純物領域とを有することを特徴とする半導体
装置を構成するものである。
達成するために、第１の導電型の半導体基板の表面に形
成されたロコス酸化膜と、ロコス酸化膜の直下から第２
の導電型のゲート絶縁トランジスタを形成する活性化領
域の全域に延在され活性化領域の全域で所定の深さに形
成された半導体基板よりも不純物濃度の濃い寄生トラン
ジスタ防止用の第１の導電型の第１の不純物領域と、活
性化領域中のソース・ドレイン領域の半導体基板の表面
に形成されたソース・ドレインとなる複数の第２の導電
型の第２の不純物領域と、半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、第１の不純物領域と
第２の不純物領域との界面での第１の不純物領域側のキ
ャリア濃度が半導体基板のキャリア濃度の１．５倍を越
えない濃度になるように、活性化領域の全域の第１の不
純物領域へ第２の導電型の不純物が注入されて形成され
た第３の不純物領域とを有することを特徴とする半導体
装置を構成するものである。
【０００８】また、その製造方法は、第１の導電型の半
導体基板上にロコス酸化膜を形成した後、第１の導電型
の不純物を注入して、ロコス酸化膜の直下から第２の導
電型のゲート絶縁トランジスタを形成する活性化領域の
全域に延在され活性化領域の全域で所定の深さに形成さ
れ半導体基板よりも不純物濃度の濃い第１の導電型の第
１の不純物領域を形成する工程と、ロコス酸化膜をマス
クとして半導体基板の活性化領域の全域における第１の
不純物領域に第２の導電型の不純物を注入し、第１の不
純物領域の第１の導電型の濃度を薄くする工程と、活性
化領域に第２の導電型のソース・ドレインとなる複数の
第２の不純物領域およびゲート絶縁膜を介してゲート電
極を形成する工程とを備えてなることを特徴とする。
導体基板上にロコス酸化膜を形成した後、第１の導電型
の不純物を注入して、ロコス酸化膜の直下から第２の導
電型のゲート絶縁トランジスタを形成する活性化領域の
全域に延在され活性化領域の全域で所定の深さに形成さ
れ半導体基板よりも不純物濃度の濃い第１の導電型の第
１の不純物領域を形成する工程と、ロコス酸化膜をマス
クとして半導体基板の活性化領域の全域における第１の
不純物領域に第２の導電型の不純物を注入し、第１の不
純物領域の第１の導電型の濃度を薄くする工程と、活性
化領域に第２の導電型のソース・ドレインとなる複数の
第２の不純物領域およびゲート絶縁膜を介してゲート電
極を形成する工程とを備えてなることを特徴とする。
【０００９】さらに、この製造方法は、第２の不純物領
域に接触する界面における第１の不純物領域のキャリア
濃度が半導体基板のキャリア濃度の１．５倍を越えない
ことを特徴とする。
域に接触する界面における第１の不純物領域のキャリア
濃度が半導体基板のキャリア濃度の１．５倍を越えない
ことを特徴とする。
【００１０】
【作用】ロコス酸化膜スルー法により半導体基板の活性
化領域に形成されるソース・ドレインの下方には半導体
基板の不純物濃度より濃いチャネルストッパが形成され
るが、前記ソース・ドレイン領域の下の領域は不純物濃
度が薄められ、半導体基板のキャリア濃度の１．５倍を
越えないキャリア濃度に形成される。これにより、トラ
ンジスタの基板電位効果が低減化され、ジャンクション
容量も低下する。以上により、従来のダブルトフ法に較
べて製造工程の短縮化が図れると共に、ダブルトフ法と
同等のＶTの基板電位効果とジャンクション容量を得る
ことが出来る。
化領域に形成されるソース・ドレインの下方には半導体
基板の不純物濃度より濃いチャネルストッパが形成され
るが、前記ソース・ドレイン領域の下の領域は不純物濃
度が薄められ、半導体基板のキャリア濃度の１．５倍を
越えないキャリア濃度に形成される。これにより、トラ
ンジスタの基板電位効果が低減化され、ジャンクション
容量も低下する。以上により、従来のダブルトフ法に較
べて製造工程の短縮化が図れると共に、ダブルトフ法と
同等のＶTの基板電位効果とジャンクション容量を得る
ことが出来る。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は本実施例により製造された半導体装置を示
す部分断面図、図２〜図５は本実施例の製造工程を示す
部分断面図、図６および図７は本実施例と従来技術との
効果を比較するための線図、図８は図９の濃度線図の測
定位置を示す部分断面図である。
する。図１は本実施例により製造された半導体装置を示
す部分断面図、図２〜図５は本実施例の製造工程を示す
部分断面図、図６および図７は本実施例と従来技術との
効果を比較するための線図、図８は図９の濃度線図の測
定位置を示す部分断面図である。
【００１２】図２に示すように、濃度１×１０16／ｃｍ
3のＰ型シリコン基板１の上方には１×１０16／ｃｍ3の
Ｎウエル２が形成され、更に４０ｎｍの酸化膜３および
１２０ｎｍの窒化膜４が形成されている。活性化領域に
窒化膜４が残るようにフォトレジスト５を用い、フォト
リソグラフィ法によりパターニングする。
3のＰ型シリコン基板１の上方には１×１０16／ｃｍ3の
Ｎウエル２が形成され、更に４０ｎｍの酸化膜３および
１２０ｎｍの窒化膜４が形成されている。活性化領域に
窒化膜４が残るようにフォトレジスト５を用い、フォト
リソグラフィ法によりパターニングする。
【００１３】次に、フォトレジスト５を除去し、Ｐ型シ
リコン基板１を酸化し、図３に示すように６００ｎｍの
ロコス酸化膜８を作製し、窒化膜４を除去する。
リコン基板１を酸化し、図３に示すように６００ｎｍの
ロコス酸化膜８を作製し、窒化膜４を除去する。
【００１４】次に、図４に示すように、ＶT調整のため
フォトリソグラフィ法によりＮウエル２をフォトレジス
ト６でマスクしてイオン注入を行い、次いで同一マスク
でエネルギ１８０ＫｅＶ，ドーズ量２×１０12／ｃｍ2
でボロンを注入し、チャネルストッパ７を形成する。
フォトリソグラフィ法によりＮウエル２をフォトレジス
ト６でマスクしてイオン注入を行い、次いで同一マスク
でエネルギ１８０ＫｅＶ，ドーズ量２×１０12／ｃｍ2
でボロンを注入し、チャネルストッパ７を形成する。
【００１５】次に、図５に示すように、ロコス酸化膜８
を除く活性化領域（後に形成されるソース・ドレイン領
域）に対応するチャネルストッパ７の濃度を薄くするた
め活性化領域のチャネルストッパ領域に濃度ピークがく
るように、かつロコス酸化膜下には注入されないように
エネルギを設定してエネルギ２００ＫｅＶでリンを注入
し、活性化領域のボロンイオンを打ち返し、不純物領域
７ａを形成する。この不純物領域７ａの不純物濃度はＰ
型シリコン基板１の不純物濃度にほぼ等しく、その１．
５倍を越えない値に形成される。前記１．５倍の値は、
この値を越えるとジャンクション容量が所望値から外れ
ることが実証されたためである。
を除く活性化領域（後に形成されるソース・ドレイン領
域）に対応するチャネルストッパ７の濃度を薄くするた
め活性化領域のチャネルストッパ領域に濃度ピークがく
るように、かつロコス酸化膜下には注入されないように
エネルギを設定してエネルギ２００ＫｅＶでリンを注入
し、活性化領域のボロンイオンを打ち返し、不純物領域
７ａを形成する。この不純物領域７ａの不純物濃度はＰ
型シリコン基板１の不純物濃度にほぼ等しく、その１．
５倍を越えない値に形成される。前記１．５倍の値は、
この値を越えるとジャンクション容量が所望値から外れ
ることが実証されたためである。
【００１６】次に、従来のトランジスタの製造方法と同
様な方法により図１に示すような構造のトランジスタが
形成される。すなわち、前記の不純物領域７ａの上方に
ソース・ドレイン領域のＮ型低濃度層１１が形成され、
更にゲート酸化膜９（酸化膜３と同じ）を介して多結晶
シリコンゲート１０，層間絶縁膜１３，配線層１４等が
形成される。なお、図１において、Ｎウエル２内のソー
ス・ドレイン領域にはＰ型低濃度層１２が形成される。
様な方法により図１に示すような構造のトランジスタが
形成される。すなわち、前記の不純物領域７ａの上方に
ソース・ドレイン領域のＮ型低濃度層１１が形成され、
更にゲート酸化膜９（酸化膜３と同じ）を介して多結晶
シリコンゲート１０，層間絶縁膜１３，配線層１４等が
形成される。なお、図１において、Ｎウエル２内のソー
ス・ドレイン領域にはＰ型低濃度層１２が形成される。
【００１７】次に、本実施例とロコス酸化膜スルー法に
よる従来技術とのＮ型およびＰ型層の濃度分布の比較を
図１，図８，図９および図１７，図１８により説明す
る。図１および図８に示すようにトランジスタを図示の
ｘ矢視の位置で切断し、その位置におけるＮ型，Ｐ型の
濃度分布を求めると図９に示したものになる。一方、図
１７に示したトランジスタをｘ矢視の位置で切断しＮ
型，Ｐ型の濃度分布を求めると図１８のようになる。図
９の場合は、Ｎ型低濃度層１１に接してＰ型の不純物濃
度の薄い不純物領域７ａが配設され不純物領域７ａの次
にＰ型の不純物濃度の濃いチャネルストッパ７が隣接し
て配設されてＰ型シリコン基板１に到る。
よる従来技術とのＮ型およびＰ型層の濃度分布の比較を
図１，図８，図９および図１７，図１８により説明す
る。図１および図８に示すようにトランジスタを図示の
ｘ矢視の位置で切断し、その位置におけるＮ型，Ｐ型の
濃度分布を求めると図９に示したものになる。一方、図
１７に示したトランジスタをｘ矢視の位置で切断しＮ
型，Ｐ型の濃度分布を求めると図１８のようになる。図
９の場合は、Ｎ型低濃度層１１に接してＰ型の不純物濃
度の薄い不純物領域７ａが配設され不純物領域７ａの次
にＰ型の不純物濃度の濃いチャネルストッパ７が隣接し
て配設されてＰ型シリコン基板１に到る。
【００１８】図６は横軸に基板電圧（Ｖ）をとり、縦軸
にジャンクション容量を示したものである。曲線Ｇは本
実施例と従来のダブルトフ法（従来例）によるトラン
ジスタの特性を示し、Ｈ曲線はロコス酸化膜スルー法
（従来例）によるトランジスタの特性を示す。図で明
らかなように、ジャンクション容量はロコス酸化膜スル
ー法による場合と比べて大巾に低くなり、回路の動作特
性の悪化が防止されることがわかる。一方、図７は横軸
に基板電位Ｖをとり縦軸にＶTを示したものである。図
中、Ｉ曲線は本実施例および従来例の特性であり、Ｊ
曲線は従来例による特性である。この図で明らかなよ
うに本実施例は従来のものに較べてＶTの基板電位効果
が大巾に弱く調整されていることがわかる。
にジャンクション容量を示したものである。曲線Ｇは本
実施例と従来のダブルトフ法（従来例）によるトラン
ジスタの特性を示し、Ｈ曲線はロコス酸化膜スルー法
（従来例）によるトランジスタの特性を示す。図で明
らかなように、ジャンクション容量はロコス酸化膜スル
ー法による場合と比べて大巾に低くなり、回路の動作特
性の悪化が防止されることがわかる。一方、図７は横軸
に基板電位Ｖをとり縦軸にＶTを示したものである。図
中、Ｉ曲線は本実施例および従来例の特性であり、Ｊ
曲線は従来例による特性である。この図で明らかなよ
うに本実施例は従来のものに較べてＶTの基板電位効果
が大巾に弱く調整されていることがわかる。
【００１９】以上の説明において、本実施例のチャネル
ストッパ７を形成するためのイオン注入条件はロコス酸
化膜６０００オングストロームとＰ型シリコン基板の不
純物濃度１ｘ１０16／ｃｍ3に対するものであり、ロコ
ス酸化膜の膜厚やＰ型シリコン基板濃度の条件が変化し
た場合にはそれに応じてボロンのイオン注入の条件を変
化させるべくエネルギを調節する。また、そのボロンの
活性化領域下での濃度分布に応じてリンのイオン注入条
件を適宜調整する。また、以上の実施例において第１の
導電型としてＰ型を採用し、第２の導電型としてＮ型を
採用したが、その逆でもよい。
ストッパ７を形成するためのイオン注入条件はロコス酸
化膜６０００オングストロームとＰ型シリコン基板の不
純物濃度１ｘ１０16／ｃｍ3に対するものであり、ロコ
ス酸化膜の膜厚やＰ型シリコン基板濃度の条件が変化し
た場合にはそれに応じてボロンのイオン注入の条件を変
化させるべくエネルギを調節する。また、そのボロンの
活性化領域下での濃度分布に応じてリンのイオン注入条
件を適宜調整する。また、以上の実施例において第１の
導電型としてＰ型を採用し、第２の導電型としてＮ型を
採用したが、その逆でもよい。
【００２０】
【発明の効果】本発明によれば、次のような顕著な効果
を奏する。 １）ソース・ドレイン領域とチャネルストッパとの界面
の濃度が半導体基板のキャリア濃度の１．５倍を越えな
い値のキャリア濃度に形成されるため、ジャンクション
容量の増加がおさえられ、ＶTの基板電位効果の増大が
おさえられる。そのため、トランジスタの回路の動作特
性を改善することが出来る。 ２）製造工程の短縮化が図れるロコス酸化膜スルー法が
採用されるため、作業効率の向上が図れる。 ３）製造工程が単純であり、比較的容易に実施出来る。
を奏する。 １）ソース・ドレイン領域とチャネルストッパとの界面
の濃度が半導体基板のキャリア濃度の１．５倍を越えな
い値のキャリア濃度に形成されるため、ジャンクション
容量の増加がおさえられ、ＶTの基板電位効果の増大が
おさえられる。そのため、トランジスタの回路の動作特
性を改善することが出来る。 ２）製造工程の短縮化が図れるロコス酸化膜スルー法が
採用されるため、作業効率の向上が図れる。 ３）製造工程が単純であり、比較的容易に実施出来る。
【図１】本発明の一実施例の半導体装置を示す部分断面
図である。
図である。
【図２】本実施例の初期の製造工程を説明するための部
分断面図である。
分断面図である。
【図３】本実施例におけるロコス酸化膜形成の製造工程
を説明するための部分断面図である。
を説明するための部分断面図である。
【図４】本実施例のチャネルストッパの製造工程を説明
するための部分断面図である。
するための部分断面図である。
【図５】本実施例の半導体基板とほぼ同一の不純物濃度
の不純物領域を製造する製造工程を説明するための部分
断面図である。
の不純物領域を製造する製造工程を説明するための部分
断面図である。
【図６】本実施例と従来技術とのジャンクション容量特
性を比較する線図である。
性を比較する線図である。
【図７】本実施例と従来技術とのＶTの基板電位効果特
性を比較する線図である。
性を比較する線図である。
【図８】Ｐ型，Ｎ型の不純物濃度分布の測定位置を示す
部分断面図である。
部分断面図である。
【図９】本実施例の図８のｘ矢視の位置における不純物
濃度分布を示す線図である。
濃度分布を示す線図である。
【図１０】従来のダブルトフ法によるトランジスタの製
造工程の初期工程を説明するための部分断面図である。
造工程の初期工程を説明するための部分断面図である。
【図１１】図１０の製造工程の次の工程を説明するため
の部分断面図である。
の部分断面図である。
【図１２】従来のダブルトフ法におけるロコス酸化膜形
成の製造工程を説明するための部分断面図である。
成の製造工程を説明するための部分断面図である。
【図１３】従来のダブルトフ法による半導体装置を示す
部分断面図である。
部分断面図である。
【図１４】従来のロコス酸化膜スルー法における初期の
製造工程を説明するための部分断面図である。
製造工程を説明するための部分断面図である。
【図１５】従来のロコス酸化膜スルー法におけるロコス
酸化膜形成の製造工程を説明するための部分断面図であ
る。
酸化膜形成の製造工程を説明するための部分断面図であ
る。
【図１６】従来のロコス酸化膜スルー法におけるチャネ
ルストッパ形成の製造工程を説明するための部分断面図
である。
ルストッパ形成の製造工程を説明するための部分断面図
である。
【図１７】従来のロコス酸化膜スルー法による半導体装
置の部分断面図である。
置の部分断面図である。
【図１８】従来のロコス酸化膜スルー法における図１７
のｘ矢視の位置における不純物濃度分布を示す線図であ
る。
のｘ矢視の位置における不純物濃度分布を示す線図であ
る。
１ Ｐ型シリコン基板 ２ Ｎウエル ３ 酸化膜 ４ 窒化膜 ５ フォトレジスト ６ フォトレジスト ７ チャネルストッパ ７ａ 不純物領域 ８ ロコス酸化膜 ９ ゲート酸化膜 １０ 多結晶シリコンゲート １１ Ｎ型低濃度層 １２ Ｐ型低濃度層 １３ 層間絶縁膜 １４ 配線層
Claims (3)
- 【請求項１】 第１の導電型の半導体基板の表面に形成
されたロコス酸化膜と、該ロコス酸化膜の直下から第２
の導電型のゲート絶縁トランジスタを形成する活性化領
域の全域に延在され該活性化領域の全域で所定の深さに
形成された前記半導体基板よりも不純物濃度の濃い寄生
トランジスタ防止用の第１の導電型の第１の不純物領域
と、前記活性化領域中のソース・ドレイン領域の前記半
導体基板の表面に形成されたソース・ドレインとなる複
数の第２の導電型の第２の不純物領域と、前記半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の不純物領域と前記第２の不純物領域との界面
での前記第１の不純物領域側のキャリア濃度が前記半導
体基板のキャリア濃度の１．５倍を越えない濃度になる
ように、前記活性化領域の全域の前記第１の不純物領域
へ第２の導電型の不純物が注入されて形成された第３の
不純物領域とを有することを特徴とする半導体装置。 - 【請求項２】 第１の導電型の半導体基板上にロコス酸
化膜を形成した後、第１の導電型の不純物を注入して、
前記ロコス酸化膜の直下から第２の導電型のゲート絶縁
トランジスタを形成する活性化領域の全域に延在され該
活性化領域の全域で所定の深さに形成され前記半導体基
板よりも不純物濃度の濃い第１の導電型の第１の不純物
領域を形成する工程と、前記ロコス酸化膜をマスクとし
て前記半導体基板の前記活性化領域の全域における前記
第１の不純物領域に第２の導電型の不純物を注入し、前
記第１の不純物領域の第１の導電型の濃度を薄くする工
程と、前記活性化領域に第２の導電型のソース・ドレイ
ンとなる複数の第２の不純物領域およびゲート絶縁膜を
介してゲート電極を形成する工程とを備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記第２の不純物領域に接触する界面に
おける前記第１の不純物領域のキャリア濃度が前記半導
体基板のキャリア濃度の１．５倍を越えないものである
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344956A JP2928076B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344956A JP2928076B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176609A JPH07176609A (ja) | 1995-07-14 |
| JP2928076B2 true JP2928076B2 (ja) | 1999-07-28 |
Family
ID=18373297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5344956A Expired - Lifetime JP2928076B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928076B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102477A (ja) * | 1991-10-04 | 1993-04-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1993
- 1993-12-20 JP JP5344956A patent/JP2928076B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176609A (ja) | 1995-07-14 |
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