JPH05102477A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05102477A JPH05102477A JP25754391A JP25754391A JPH05102477A JP H05102477 A JPH05102477 A JP H05102477A JP 25754391 A JP25754391 A JP 25754391A JP 25754391 A JP25754391 A JP 25754391A JP H05102477 A JPH05102477 A JP H05102477A
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- drain
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Abstract
(57)【要約】
【目的】 ソース領域又はドレイン領域の寄生容量を小
さくすることにより、より高速な回路動作を得るための
半導体装置を提供することを目的とする。 【構成】 第１導電型の半導体基板１０と、この半導体
基板１０に形成された第２導電型のトランジスタと、こ
のトランジスタのチャネル領域５下に形成された第１導
電型のパンチスルーストッパ４と、前記トランジスタの
ソース２・ドレイン３下に形成され、パンチスルースト
ッパ４より低濃度の第１導電型の低濃度層６とを備えた
ものである。 【効果】 トランジスタのチャネル領域直下の高濃度の
パンチスルーストッパ４によりソース、ドレイン間のパ
ンチスルーを阻止しながら、ソース領域およびドレイン
領域直下の低濃度層６によりソース、ドレインの寄生容
量を小さくし、回路動作を高速にすることができる。
さくすることにより、より高速な回路動作を得るための
半導体装置を提供することを目的とする。 【構成】 第１導電型の半導体基板１０と、この半導体
基板１０に形成された第２導電型のトランジスタと、こ
のトランジスタのチャネル領域５下に形成された第１導
電型のパンチスルーストッパ４と、前記トランジスタの
ソース２・ドレイン３下に形成され、パンチスルースト
ッパ４より低濃度の第１導電型の低濃度層６とを備えた
ものである。 【効果】 トランジスタのチャネル領域直下の高濃度の
パンチスルーストッパ４によりソース、ドレイン間のパ
ンチスルーを阻止しながら、ソース領域およびドレイン
領域直下の低濃度層６によりソース、ドレインの寄生容
量を小さくし、回路動作を高速にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は 高速な回路動作を実現
するための半導体装置に関するものである。
するための半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置はその微細化の要請か
ら、種々の試みがなされている。以下図面を参照しなが
ら、上記の従来の半導体装置の一例について説明する。
図６は従来の半導体装置の断面図を示すものである。図
６において、ＭＯＳトランジスタがｐ型基板１０上に形
成されたポリシリコンゲート１、ソース２、ドレイン
３、ゲート絶縁膜１３により構成されている。４はパン
チスルーストッパ、７はＬＯＣＯＳ酸化膜、１２は絶縁
膜である。以上のように構成された半導体装置ではパン
チスルーストッパ４により、ソース２、ドレイン３から
の空乏層の伸びが抑制され、ゲート長が小さくなっても
しきい値電圧の低下（短チャネル効果）が抑えられる。
ら、種々の試みがなされている。以下図面を参照しなが
ら、上記の従来の半導体装置の一例について説明する。
図６は従来の半導体装置の断面図を示すものである。図
６において、ＭＯＳトランジスタがｐ型基板１０上に形
成されたポリシリコンゲート１、ソース２、ドレイン
３、ゲート絶縁膜１３により構成されている。４はパン
チスルーストッパ、７はＬＯＣＯＳ酸化膜、１２は絶縁
膜である。以上のように構成された半導体装置ではパン
チスルーストッパ４により、ソース２、ドレイン３から
の空乏層の伸びが抑制され、ゲート長が小さくなっても
しきい値電圧の低下（短チャネル効果）が抑えられる。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ソース領域又はドレイン領域の寄生容量
が大きいので、その回路動作の高速性が損なわれるとい
う問題点を有していた。
うな構成では、ソース領域又はドレイン領域の寄生容量
が大きいので、その回路動作の高速性が損なわれるとい
う問題点を有していた。
【０００４】本発明は上記問題点に鑑み、ソース領域又
はドレイン領域の寄生容量を小さくすることにより、よ
り高速な回路動作を得るための半導体装置を提供するこ
とを目的とする。
はドレイン領域の寄生容量を小さくすることにより、よ
り高速な回路動作を得るための半導体装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、この半導体基板に形成され
た第２導電型のトランジスタと、このトランジスタのチ
ャネル領域下に形成された第１導電型の第１半導体領域
と、前記トランジスタのソース・ドレインの少なくとも
一方の下に形成され、前記第１半導体領域より低濃度の
第１導電型の第２半導体領域とを備えたものである。
第１導電型の半導体基板と、この半導体基板に形成され
た第２導電型のトランジスタと、このトランジスタのチ
ャネル領域下に形成された第１導電型の第１半導体領域
と、前記トランジスタのソース・ドレインの少なくとも
一方の下に形成され、前記第１半導体領域より低濃度の
第１導電型の第２半導体領域とを備えたものである。
【０００６】上記第１導電型の第１半導体領域が、前記
半導体基板、ウェル、パンチスルーストッパ層のいずれ
かである。
半導体基板、ウェル、パンチスルーストッパ層のいずれ
かである。
【０００７】
【作用】本発明は上記した構成によって、チャネル領域
直下の高濃度の第１半導体領域によりソース、ドレイン
間のパンチスルーを阻止しながら、ソース領域叉は／お
よびドレイン領域直下の低濃度の第２半導体領域により
ソース、ドレインの寄生容量を小さくし、回路動作の高
速性を実現することとなる。
直下の高濃度の第１半導体領域によりソース、ドレイン
間のパンチスルーを阻止しながら、ソース領域叉は／お
よびドレイン領域直下の低濃度の第２半導体領域により
ソース、ドレインの寄生容量を小さくし、回路動作の高
速性を実現することとなる。
【０００８】
【実施例】（実施例１）以下本発明の一実施例の半導体
装置について、図面を参照しながら説明する。
装置について、図面を参照しながら説明する。
【０００９】本実施例では、第１導電型の第１半導体領
域がパンチスルーストッパである場合を示す。図１は本
発明の第１の実施例における半導体装置の断面図を示す
ものである。図１において、ＭＯＳトランジスタがｐ型
基板１０上に形成されたポリシリコンゲート１、ソース
２、ドレイン３、ゲート絶縁膜１３により構成されてい
る。４は高濃度の第１導電型の第１半導体領域となるパ
ンチスルーストッパ、５はチャネル領域、６は第１導電
型の第２半導体領域となる低濃度層、７はＬＯＣＯＳ酸
化膜、１２は絶縁膜である。
域がパンチスルーストッパである場合を示す。図１は本
発明の第１の実施例における半導体装置の断面図を示す
ものである。図１において、ＭＯＳトランジスタがｐ型
基板１０上に形成されたポリシリコンゲート１、ソース
２、ドレイン３、ゲート絶縁膜１３により構成されてい
る。４は高濃度の第１導電型の第１半導体領域となるパ
ンチスルーストッパ、５はチャネル領域、６は第１導電
型の第２半導体領域となる低濃度層、７はＬＯＣＯＳ酸
化膜、１２は絶縁膜である。
【００１０】素子の集積化が進むにつれて、トランジス
タのゲート長も短くなり、短チャネル効果がますます顕
著となる。この短チャネル効果を抑えるために、通常パ
ンチスルーストッパ注入と称する基板やウェルと同じ導
電型のイオンの注入を行なっているが、それに伴って、
ソース２、ドレイン３の接合容量も増え、回路動作速度
が遅くなる。そこで本実施例では低濃度層６を設けるこ
とにより、接合容量が低減され、回路動作速度が改善さ
れることとなる。その際、チャネル領域５の下部は、パ
ンチスルーストッパ４となっているため短チャネル効果
も抑制される。
タのゲート長も短くなり、短チャネル効果がますます顕
著となる。この短チャネル効果を抑えるために、通常パ
ンチスルーストッパ注入と称する基板やウェルと同じ導
電型のイオンの注入を行なっているが、それに伴って、
ソース２、ドレイン３の接合容量も増え、回路動作速度
が遅くなる。そこで本実施例では低濃度層６を設けるこ
とにより、接合容量が低減され、回路動作速度が改善さ
れることとなる。その際、チャネル領域５の下部は、パ
ンチスルーストッパ４となっているため短チャネル効果
も抑制される。
【００１１】次に本発明の製造方法の実施例について図
２を参照しながら説明する。図２(a)では、７はLOCOS(L
OCal Oxidation of Silicon)酸化膜、８（膜厚300nm乃
至600nm)はイオン注入保護酸化膜で、以上は図１の構成
と同様なものである。通常のMOSトランジスタと同様にL
OCOS酸化膜７を設けた後、イオン注入保護酸化膜８を通
して、パンチスルーストッパ4（例えば、加速エネルギ
ー160KeV,ドーズ量2E12cm-2のボロンイオン)を注入す
る。
２を参照しながら説明する。図２(a)では、７はLOCOS(L
OCal Oxidation of Silicon)酸化膜、８（膜厚300nm乃
至600nm)はイオン注入保護酸化膜で、以上は図１の構成
と同様なものである。通常のMOSトランジスタと同様にL
OCOS酸化膜７を設けた後、イオン注入保護酸化膜８を通
して、パンチスルーストッパ4（例えば、加速エネルギ
ー160KeV,ドーズ量2E12cm-2のボロンイオン)を注入す
る。
【００１２】その後、図２(b)では、通常のゲート形成
を行ない、その後、このポリシリコンゲート１およびLO
COS酸化膜７をマスクとして、リン等の基板と反対の導
電型の不純物9を注入する。その後、通常の層間絶縁膜1
2形成、コンタクト孔形成プロセスを経て、図１の断面
図に示す様なトランジスタを得る。このように、ポリシ
リコンゲート１およびLOCOS酸化膜７をイオン注入マス
クとして、リン等の基板と反対の導電型の不純物9を注
入することにより、従来のプロセスとの整合性がよく、
しかも自己整合的に低濃度層６を形成することができ
る。
を行ない、その後、このポリシリコンゲート１およびLO
COS酸化膜７をマスクとして、リン等の基板と反対の導
電型の不純物9を注入する。その後、通常の層間絶縁膜1
2形成、コンタクト孔形成プロセスを経て、図１の断面
図に示す様なトランジスタを得る。このように、ポリシ
リコンゲート１およびLOCOS酸化膜７をイオン注入マス
クとして、リン等の基板と反対の導電型の不純物9を注
入することにより、従来のプロセスとの整合性がよく、
しかも自己整合的に低濃度層６を形成することができ
る。
【００１３】尚、ここで述べたゲート形成とは、膜厚15
0nm乃至300nmのリンをドープしたポリシリコンと、ゲー
トの側壁に形成した誘電体膜と、ゲート上に形成した誘
電体膜を含んでいる。ただし、ゲートの側壁に形成した
誘電体膜と、ゲート上に形成した誘電体膜は、必ずしも
必要ではない。
0nm乃至300nmのリンをドープしたポリシリコンと、ゲー
トの側壁に形成した誘電体膜と、ゲート上に形成した誘
電体膜を含んでいる。ただし、ゲートの側壁に形成した
誘電体膜と、ゲート上に形成した誘電体膜は、必ずしも
必要ではない。
【００１４】以上のように構成された半導体装置につい
て、どのようにして容量が減少するのかを説明する。ま
ず（数１）はｐｎ接合の容量を示す式である。
て、どのようにして容量が減少するのかを説明する。ま
ず（数１）はｐｎ接合の容量を示す式である。
【００１５】
【数１】
【００１６】
【数２】
【００１７】ここで、ＣDはｐｎ接合の接合容量、ＸDは
ｐｎ接合の空乏層の幅で（数２）で表される。 qは電荷
素量、 niは純粋なシリコン中の電化密度、ε0は真空の
誘電率、εsはシリコンの比誘電率、 NAはソース、ドレ
インの不純物濃度、 NBは空乏層付近の基板濃度、 VBS
は基板バイアス電圧（ソース基板間電圧）、Vbiはビル
トインポテンシャルをそれぞれ表す。また、ビルトイン
ポテンシャルVbiは、（数３）で表される。但し、kはボ
ルツマン定数、Tは絶対温度を表す。
ｐｎ接合の空乏層の幅で（数２）で表される。 qは電荷
素量、 niは純粋なシリコン中の電化密度、ε0は真空の
誘電率、εsはシリコンの比誘電率、 NAはソース、ドレ
インの不純物濃度、 NBは空乏層付近の基板濃度、 VBS
は基板バイアス電圧（ソース基板間電圧）、Vbiはビル
トインポテンシャルをそれぞれ表す。また、ビルトイン
ポテンシャルVbiは、（数３）で表される。但し、kはボ
ルツマン定数、Tは絶対温度を表す。
【００１８】
【数３】
【００１９】これらの式を用いて、どの程度接合容量が
減少するか、計算してみる。図１における基板１０の濃
度NBが、NB＝1e+16cm-3(T＝300度)の場合、その単位面
積当たりの接合容量CDは、CD＝1.7e-8F/cm2であるのに
対し、低濃度層６を備えることにより、基板濃度NBを1
ｅ+15cm-3にすると、その単位面積当たりの接合容量CD
は、CD＝5.2e-9F/cm2となり、約３分の１に減少させる
ことができる。これを、実測したものが、図３である。
横軸にソース基板間電圧VBS、縦軸に接合容量を任意単
位で表している。従来例に対して、本実施例では、接合
容量が約半分になっていることがわかる。
減少するか、計算してみる。図１における基板１０の濃
度NBが、NB＝1e+16cm-3(T＝300度)の場合、その単位面
積当たりの接合容量CDは、CD＝1.7e-8F/cm2であるのに
対し、低濃度層６を備えることにより、基板濃度NBを1
ｅ+15cm-3にすると、その単位面積当たりの接合容量CD
は、CD＝5.2e-9F/cm2となり、約３分の１に減少させる
ことができる。これを、実測したものが、図３である。
横軸にソース基板間電圧VBS、縦軸に接合容量を任意単
位で表している。従来例に対して、本実施例では、接合
容量が約半分になっていることがわかる。
【００２０】以上のように本実施例によれば、トランジ
スタのソース・ドレイン２下に、第１導電型の半導体基
板１０より低濃度な半導体領域６を設けることにより、
短チャネル効果を抑制しながら、寄生容量を小さくする
ことができる。
スタのソース・ドレイン２下に、第１導電型の半導体基
板１０より低濃度な半導体領域６を設けることにより、
短チャネル効果を抑制しながら、寄生容量を小さくする
ことができる。
【００２１】（実施例２）図４は本発明の第２の実施例
における半導体装置の断面図を示すものである。本実施
例では第１導電型の半導体領域が第１導電型のウェルで
ある場合を示す。
における半導体装置の断面図を示すものである。本実施
例では第１導電型の半導体領域が第１導電型のウェルで
ある場合を示す。
【００２２】図４において、ＭＯＳトランジスタが高濃
度の第１導電型の第１半導体領域となるp型ウェル１１
上に形成されたポリシリコンゲート１、ソース２、ドレ
イン３、ゲート絶縁膜１３により構成されている。５は
チャネル領域、６は第１導電型の第２半導体領域となる
低濃度層、１０はp型基板、１２は絶縁膜である。素子
の集積化が進むにつれて、トランジスタのゲート長が短
くなるとともに短チャネル効果を抑えるため、ゲート酸
化膜13厚がますます薄くなる。それに伴って、ウェル11
の濃度が濃くなるため、ソース２、ドレイン３の接合容
量も増え、回路動作速度が遅くなる。そこで本実施例で
は低濃度層６を設けることにより、接合容量が低減さ
れ、回路動作速度が改善されることとなる。その際、チ
ャネル領域５の下部は、p型ウェル１１と同じ濃度とな
っているため短チャネル効果も抑制される。
度の第１導電型の第１半導体領域となるp型ウェル１１
上に形成されたポリシリコンゲート１、ソース２、ドレ
イン３、ゲート絶縁膜１３により構成されている。５は
チャネル領域、６は第１導電型の第２半導体領域となる
低濃度層、１０はp型基板、１２は絶縁膜である。素子
の集積化が進むにつれて、トランジスタのゲート長が短
くなるとともに短チャネル効果を抑えるため、ゲート酸
化膜13厚がますます薄くなる。それに伴って、ウェル11
の濃度が濃くなるため、ソース２、ドレイン３の接合容
量も増え、回路動作速度が遅くなる。そこで本実施例で
は低濃度層６を設けることにより、接合容量が低減さ
れ、回路動作速度が改善されることとなる。その際、チ
ャネル領域５の下部は、p型ウェル１１と同じ濃度とな
っているため短チャネル効果も抑制される。
【００２３】（実施例３）図５は本発明の第３の実施例
における半導体装置の断面図を示すものである。本実施
例では第１導電型の半導体領域が半導体基板である場合
を示す。
における半導体装置の断面図を示すものである。本実施
例では第１導電型の半導体領域が半導体基板である場合
を示す。
【００２４】図５において、ＭＯＳトランジスタが高濃
度の第１導電型の第１半導体領域となるp型基板１０上
に形成されたポリシリコンゲート１、ソース２、ドレイ
ン３、ゲート絶縁膜１３により構成されている。５はチ
ャネル領域、６は第１導電型の第２半導体領域となる低
濃度層、１２は絶縁膜である。素子の集積化が進むにつ
れて、p型基板の不純物濃度は高くなるが、それに伴っ
て、ソース２、ドレイン３の接合容量も増え、回路動作
速度が遅くなる。そこで本実施例では低濃度層６を設け
ることにより、接合容量が低減され、回路動作速度が改
善される。
度の第１導電型の第１半導体領域となるp型基板１０上
に形成されたポリシリコンゲート１、ソース２、ドレイ
ン３、ゲート絶縁膜１３により構成されている。５はチ
ャネル領域、６は第１導電型の第２半導体領域となる低
濃度層、１２は絶縁膜である。素子の集積化が進むにつ
れて、p型基板の不純物濃度は高くなるが、それに伴っ
て、ソース２、ドレイン３の接合容量も増え、回路動作
速度が遅くなる。そこで本実施例では低濃度層６を設け
ることにより、接合容量が低減され、回路動作速度が改
善される。
【００２５】なお上記実施例１〜３では、低濃度層６を
ソース領域及びドレイン領域直下に形成したが、ソース
領域、ドレイン領域いずれか一方の直下に形成されてい
ても同様の効果を有することは言うまでもない。
ソース領域及びドレイン領域直下に形成したが、ソース
領域、ドレイン領域いずれか一方の直下に形成されてい
ても同様の効果を有することは言うまでもない。
【００２６】また上記実施例１〜３では、第１導電型の
半導体基板１０としてp型基板とp型ウェルの場合を述べ
たが、n型基板でもよいし、n型ウェルでもよい。ただ
し、n型基板、n型ウェルの場合は、基板と反対の導電型
の不純物9として、ボロンイオン等が用いられる。
半導体基板１０としてp型基板とp型ウェルの場合を述べ
たが、n型基板でもよいし、n型ウェルでもよい。ただ
し、n型基板、n型ウェルの場合は、基板と反対の導電型
の不純物9として、ボロンイオン等が用いられる。
【００２７】また、本実施例の場合、パンチスルースト
ッパとしてボロンイオンをあげたが、第１導電型の半導
体基板１０としてn型基板、n型ウェルを使用する場合
は、パンチスルーストッパとしてリンイオン等を用い
る。
ッパとしてボロンイオンをあげたが、第１導電型の半導
体基板１０としてn型基板、n型ウェルを使用する場合
は、パンチスルーストッパとしてリンイオン等を用い
る。
【００２８】
【発明の効果】以上のように本発明によれば、トランジ
スタのチャネル領域直下の高濃度の第１半導体領域によ
りソース、ドレイン間のパンチスルーを阻止しながら、
ソース領域叉は／及びドレイン領域直下の低濃度の第２
半導体領域によりソース、ドレインの寄生容量を小さく
し、回路動作を高速にすることができる。
スタのチャネル領域直下の高濃度の第１半導体領域によ
りソース、ドレイン間のパンチスルーを阻止しながら、
ソース領域叉は／及びドレイン領域直下の低濃度の第２
半導体領域によりソース、ドレインの寄生容量を小さく
し、回路動作を高速にすることができる。
【図１】本発明の第１の実施例における半導体装置の断
面図
面図
【図２】同実施例における半導体装置の製造方法の工程
断面図
断面図
【図３】横軸にソース基板間電圧VBS、縦軸に接合容量
を任意単位で表した実測図
を任意単位で表した実測図
【図４】本発明の第２の実施例における半導体装置の断
面図
面図
【図５】本発明の第３の実施例における半導体装置の断
面図
面図
【図６】従来の半導体装置の断面図
１ ポリシリコンゲート ２ ソース ３ ドレイン ４ パンチスルーストッパ ５ チャネル領域 ６ 低濃度層 ７ LOCOS酸化膜 ８ イオン注入保護酸化膜 ９ 基板と反対の導電型の不純物 １０ p型基板 １１ p型ウェル
Claims (3)
- 【請求項１】第１導電型の半導体基板と、この半導体基
板に形成された第２導電型のトランジスタと、このトラ
ンジスタのチャネル領域下に形成された第１導電型の第
１半導体領域と、前記トランジスタのソース・ドレイン
の少なくとも一方の下に形成され、前記第１半導体領域
より低濃度の第１導電型の第２半導体領域とを備えた半
導体装置。 - 【請求項２】請求項１記載の第１導電型の半導体領域が
前記半導体基板、ウェル、パンチスルーストッパ層のい
ずれかであることを特徴とする半導体装置。 - 【請求項３】請求項１叉は請求項２記載の第１導電型の
第２半導体領域が、第２導電型のトランジスタのゲート
電極形成後にイオン注入法によって形成されたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25754391A JPH05102477A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25754391A JPH05102477A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102477A true JPH05102477A (ja) | 1993-04-23 |
Family
ID=17307746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25754391A Pending JPH05102477A (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176609A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0864819A (ja) * | 1994-08-17 | 1996-03-08 | Nec Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-10-04 JP JP25754391A patent/JPH05102477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176609A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0864819A (ja) * | 1994-08-17 | 1996-03-08 | Nec Corp | 半導体装置及びその製造方法 |
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